专利名称：复合晶片半导体元件及其形成方法
技术领域：
本发明是有关于一种半导体元件，特别是有关于一种具有复合晶片结构的半导体元件以及其制造方法。
背景技术：
半导体集成电路antegrated Circuit ;IC)工业已历经快速成长的阶段。IC材料与设计方面的技术进步已产生了多个IC世代，其中每个世代具有相较于前一世代更小且更复杂的电路。然而，此些进步已增加了制程与制造IC的复杂度，且为了实现上述的进步，在IC制程与制造方面亦需有类似的发展。在IC发展的主流进程(Mainstream Course)中，当几何尺寸(亦即使用制造程序所能产生的最小元件)已经缩小时，功能密度(亦即每一芯片范围中内连装置的数量)已经普遍地增加。然而，此一主流发展需遵循穆尔定律(Moore’ s Rule)，且在设施的设置上需要大量的投资。因此，使用现有半导体技术发展更有价值的IC产品已经成为研究的主题。而互补式金属氧化物半导体(ComplementaryMetalOxide Semiconductor ；CMOS)微机电系统(Microelectromechanical Systems ；MEMS)则成为此一趋势的优良候选者。CMOS MEMS元件是非常小的机电(Electro-Mechanical)系统，其是整合至CMOS半导体IC中。MEMS元件的一范例为微惯性传感器(Micro-InertialSensor)。传统CMOS MEMS是使用如金属间介电层(Inter-Metal-Dielectric ；IMD)与金属层的后段(Back-End)材料来做为惯性传感器材料，以提供弹性元件(Spring)及惯性质量(Proof-Mass)。因为复杂的多层设计，机械结构显示出不稳定的应力控制以及温度的不稳定性。此外，使用后段材料的MEMS结构将占据CMOS电路区域的一部分，故此设计将增加晶粒尺寸与成本。除了 IC与MEMS元件的制造，习知IC的切割(Dicing)与封装技术无法完全应用至MEMS中，因为其浮动(Floating)机械结构(通常为惯性质量与一些支撑弹性元件)将在上述程序中损毁。因此，在将元件送至后端(Post-End)测试与封装程序之前，以晶片层级的方法(Wafer-LevelScheme)保护元件，是CMOS MEMS的另一主题。MEMS元件的习知封装是使用引线接合(WireBonding)与注入成形(Injection Molding)来保护元件的接合区域。此型式的封装创造了相对大的整体尺寸。例如，依据所采用的技术，在封装前与封装后，习知元件尺寸一般的比例，可能落在约原始元件尺寸的4至20倍的范围内。再者，传统封装是每个元件单独处理，不容易降低其材料及制造成本，此方式是耗时且昂贵的。然而，现今的行动式装置提供越来越多的功能，因此其需要更多的元件，其中上述元件则需变得越来越小。此外，较大的封装需要用更多的材料来制造，因此其会变得更重。综合以上所述，其增加了装置在制造、处理与运输上的成本。因此，为了解决以上所述的问题，需要一种创新的复合晶片半导体元件(例如MEMS元件)以及制造方法。
发明内容
本发明的目的在提供一种复合晶片结构的半导体元件及其制造方法，借由接合额外的MEMS结构晶片与覆盖层(Capping)晶片至IC晶片上，并使用硅导通孔(ThroughSilicon Via ；TSV)技术加以封装，以提供具有晶片层级处理方法的半导体微加工(Micro-Machined)元件。此外，本发明提供一种CMOS芯片尺度(Chip Scale)封装，其中此封装是使用做为电性连接的TSV于微加工元件中。因此，可解决以上所述的问题。根据本发明的一实施方式，提供一种形成复合晶片半导体元件的方法。此方法包含提供第一晶片，其中第一晶片具有第一侧与第二侧，且第二侧是实质相对于第一侧；提供第二晶片；形成隔离组于第一晶片的第一侧上；蚀刻隔离组以于隔离组之中产生自由空间；接合第二晶片至隔离组；形成浮动结构于位在上述自由空间之上的第二晶片之中；形成表面接合垫于第一晶片的第二侧上；以及使用TSV导体电性耦合浮动结构至表面接合垫。根据本发明的另一实施方式，提供一种形成复合晶片半导体元件的方法。此方法包含提供第一晶片与第二晶片；形成图案化的第一导体层与位在第一晶片的第一侧的第一隔离组；形成图案化的第二导体层与位在第一隔离组之上的第二隔离组；蚀刻第二隔离组，以产生自由空间于位在第一隔离组一部分之上的第二隔离组中；接合第二晶片至第二隔离组；形成MEMS元件于自由空间之上的第二晶片之中；形成第一介层窗导体，其中第一介层窗导体是穿透第二晶片与第二隔离组的一部分而至第二导体层；形成从第一晶片的第二侧至第一导体层的背面介层窗；形成背面隔离层于第一晶片的第二侧；以及形成背面介层窗导体于背面介层窗中。根据本发明的再一实施方式，提供一种复合晶片半导体元件。此复合晶片半导体元件包含第一晶片、图案化的第一导体层与形成于第一晶片的第一侧之上的第一隔离组、图案化的第二导体层以及形成于第一隔离组之上的第二隔离组、自由空间、接合至第二隔离组的第二晶片、形成于自由空间之上的第二晶片之中的MEMS元件、第一介层窗导体、背面介层窗、背面隔离层以及形成于背面介层窗之中的背面介层窗导体。上述自由空间是蚀刻于位在第一隔离组的一部分之上的第二隔离组之中。上述第一介层窗导体是穿透第二晶片，并穿透第二隔离组的一部分而至第二导体层。上述背面介层窗是从第一晶片的第二侧至第一导体层，而背面隔离层是形成于第一晶片的第二侧之上。本发明的优点为，使用本发明的结构与方法所制造的元件的最后尺寸会缩减，因此变得更适用于行动式装置，且亦因此降低了习知元件的元件晶粒、封装以及处理的成本。
本发明的观点可由上述的详细说明并辅以所附图式而获得最佳的了解。要强调的是，依照工业标准惯例，各特征并未依照比例绘示。事实上，为了讨论的清楚起见，各特征尺寸可随意的放大或缩小。相关图式内容说明如下。图1是绘示根据一实施例的方法的流程图，其中方法是用以制造具有复合晶片结构的半导体元件；图2是绘示根据图1的方法制造的复合晶片元件的实施例的剖面示意图；图3是绘示根据图1的方法制造的另一复合晶片元件的实施例的剖面示意图；图4是绘示根据图1的方法制造的又一复合晶片元件的实施例的剖面示意图5是绘示根据图1的方法制造的再一复合晶片元件的实施例的剖面示意图。主要附图标记说明
具体实施例方式本发明一般是有关于半导体元件与制造，且特别是有关于一种复合晶片结构的半导体元件及其制造方法。在一实施例中，本发明是借由接合额外的MEMS结构晶片与敷盖层晶片至IC晶片上，并使用TSV技术加以封装，以提供一种具有晶片层级处理方法的半导体微加工元件(例如微惯性传感器)。在一实施例中，本发明提供一种CMOS芯片尺度封装，其中此封装是使用做为电性连接的TSV于微加工元件中。使用在此所述方法的元件的最后尺寸会缩减，因此变得更适用于行动式装置，且亦因此降低了习知元件的元件晶粒、封装以及处理的成本。然而，可理解的是，本发明以下提供许多不同的实施例或范例，其是用以施行本发明的不同特征。特定的元件和配置的范例是描述如下，借以简化本发明。当然，此些仅做为范例而并非用来限制本发明。此外，为了简化及清楚说明起见，重复使用参考数字及/或符号于本发明的各范例中，然而此重复本身并非规定所讨论的各实施例及/或配置之间必须有任何的关联。再者，第一层「位在」或「覆盖」(以及类似的描述)在第二层上的描述包含第一层及第二层直接接触的实施例，以及一或多层插入第一层与第二层之间的实施例。本发明是有关于MEMS元件；然而，此技术领域具有通常知识者，将可发现其它得利于本发明的其它可应用的技术，例如纳米机电系统(NanoelectromechanicalSystems ；NEMS)元件、特殊应用集成电路(Application Specific IntegratedCircuit ；ASIC)元件以及其它此类元件。更甚者，本发明所介绍的MEMS元件结构或设计是仅做为例示性的实施例，而并非欲100:方法104:区块108:区块112:区块116:区块120:区块202 第一晶片206 第一隔离组210 第二导体层214:第一自由空间232 第一介层窗导体260 背面介层窗264 背面介层窗导体
300:复合晶片元件304 惯性质量320 第三晶片324 第二接合层500 复合晶片元件
208 第一导体层212 第二隔离组230 第二晶片234 浮动结构262 背面隔离层266 背面导体垫302 支撑弹性元件306 第一接合层322 第二自由空间400 复合晶片元件502 接合层
200 半导体元件204 :IC元件
102 区块106 区块110 区块114 区块118 区块
6做任何型式的限制。图1是根据一方法实施例的流程图，其中方法100是用以制造具有复合晶片结构的半导体元件。上述复合晶片结构的半导体元件的不同实施例于制造阶段的剖面示意图是绘示于图2至5中。以下所述的本发明是与图2至5所示的实施例有关，其中图2至5是与图1中所示的方法100相关。方法100提供复合晶片半导体制造程序。此技术领域具有通常知识者，将可识别包含在方法100中及/或从方法100中删除的额外步骤。方法100以及相对应的图2、3、4与5是仅做为例示性的实施例，而并非欲加以限制本发明。例如，描绘于图2、3、4与5中的MEMS元件的结构是仅做为例示性的实施例，而相似的方法可用来形成其它功能的元件。CMOS电路可包含在描绘于图2、3、4与5的元件中。图2是绘示根据图1的方法100制造的半导体元件200 (以下简称元件200)的一实施例的剖面示意图，其中元件200具有复合晶片结构。方法100开始于区块102，以提供第一晶片(例如半导体基材的晶片202)与第二晶片(例如晶片230)。在一实施例中，晶片202为硅(Si)基材。晶片202可为结晶(Crystalline)硅或多晶(Poly)硅。在其它实施例中，晶片202可包含如锗的其它元素(Elementary)半导体，或可包含化合物(Compound)半导体，例如碳化硅(SiliconCarbide)J^KII (Gallium Arsenide)、砷化铟 QndiumArsenide)以及磷化铟Qndium Phosphide)等。在一实施例中，晶片230为低阻抗半导体晶片。在一实施例中，晶片230具有低于1欧姆-公分(ohm-cm)的阻抗值(Resistivity)。在一实施例中，晶片202可包含如绝缘层上覆硅(Silicon-On-Insulator ；S0I)基材。一个或多个隔离特征可形成于晶片202之上。晶片202亦可包含一个或多个IC元件204，例如CMOS元件(例如NMOS及/或PMOS晶体管)。晶片202可包含与上述晶体管相关的电路系统(Circuitry)，例如内连接层(例如金属线与介层窗)、层间介电(InterLayer Dielectric ；ILD)层及/或内金属介电层。方法100接着进行至区块104，以形成第一介电隔离组(Set) 206与第一图案化导体层208于上述晶片202(亦可称之为第一晶片20 的第一侧(例如上侧)之上。方法100接着进行至区块106，以形成第二介电隔离组212与第二图案化导体层210于上述第一介电隔离组206(亦称之为第一隔离组206或介电层206)之上。上述介电层206与第二介电隔离组212 (亦称之为第二隔离组212或介电层212)(例如绝缘层)是形成于晶片202之上。在一实施例中，介电层206与介电层212包含氧化物。可形成任何数量的介电层于晶片202之上。然而，将任何介电层应用至晶片202是不需要的。介电层206与介电层212可为厚度范围从约1微米(μπι)至约IOym的氧化硅(Silicon Oxide)层。然而，亦可考虑形成其它型式与尺寸的介电层于晶片202之上。介电层206与介电层212可借由IC制程(例如CMOS制程)而形成于晶片202之上，其中IC制程可例如接合、沉积、成长与热氧化(ThermallyOxidizing)、化学气相沉积(CVD)、或此领域所熟知用以形成介电层于晶片202(亦可称之为基材20 之上的其它方法。第一图案化导体层208与第二图案化导体层210(亦可简称为第一导体层208与第二导体层210，或简称为电性的导体层208与电性的导体层210)是形成于晶片202之上的隔离组介电层206与介电层212之间。导体层208与导体层210可用金属[例如钨(Tungsten)、铝、铜、镍(Nickel)或任何其它金属]加以形成。然而，可用任何电性导体材料来形成导体层208与导体层210。可以理解的是，可使用图案化、遮蔽(Masking)、沉积[例如物理气相沉积(PVD)]、及/或任何其它现在已知或未来所欲发展的形成导体层于晶片202之上的方法，来形成导体层208与导体层210。在一实施例中，导体层208与导体层210为图案化的连接结构。在一实施例中，第一导体层208与第二导体层210是彼此电性耦合。在又一实施例中，导体层208与导体层210中之一者或全部电性耦合至IC元件204。应理解的是，第一隔离组206与第二隔离组212以及导体层208与导体层210是使用后段IC制程以形成连续(kquential)的内连接层与绝缘层。方法100接着进行至区块108，以在第二隔离组212中蚀刻第一自由空间214。借由在第二隔离组212进行湿式蚀刻制程或进行干式电浆蚀刻制程，以形成第一自由空间214。在一实施例中，第一自由空间214延伸贯穿第二隔离组212至第一隔离组206，然而，以上所述是一选择性的结构。第一自由空间214的尺寸可为任何尺寸，借以容纳如以下所述，形成于第一自由空间214之上的浮动结构234或薄膜(Membrane) 234 (例如MEMS元件)。方法100进行至区块110，以接合第二晶片230 (例如低阻抗掺杂硅晶片)至第二隔离组212。在一实施例中，使用低温接合制程将第二晶片230接合至第二隔离组212。因为第一晶片202包含IC元件204、导体层208/210、以及介电层206/212，故用来接合第二晶片230的接合温度不应超过约500°C，以避免伤害元件200中的元件。因此，本发明提供利用低温接合第一与第二晶片(例如晶片202与晶片230)，以产生第一复合晶片结构半导体元件。为完成上述的接合，在接合之前，可在第一晶片202结构(例如包含第一隔离组206及/或第二隔离组212)以及第二晶片230 二者之上进行一系列的清洁程序。在一实施例中，上述清洁程序可包含一个或多个化学机械研磨(CMP)制程，借以平坦化欲接合的表面。在接合之前，借由水洗(Water Scrub)制程来清洁晶片，并为了表面氧化层的移除将晶片浸渍于氢氟酸(HF)中。接着，进行表面电浆处理(Surface Plasma Treatment)，以在氮气及/或氧气电浆的环境中产生亲水性(Hydrophilic)表面。接着置放上述二晶片，以中心点的点力(Point Force)使其彼此接触，借以产生初始接合点。可采用超过1千牛顿(KN)的接合力以及超过200°C之后端退火(Post Anneal)温度，以获得良好的接合强度。在一实施例中，接合腔室(Chamber)具有大气压力。然而，在其它实施例中，可使用真空环境做为接合过程以提供一真空腔室。在一实施例中，第二晶片230覆盖且气密地(Hermetically)密封住第一自由空间214，然而，以上所述是一选择性的结构。在接合之后，更薄化第二晶片230至约30 μ m的预定厚度。上述的薄化制程可包含研磨(Grinding)与CMP步骤。方法100进行至区块112，其中浮动结构或薄膜234 (例如MEMS元件234)是整个或部分地形成于第一自由空间214之上的第二晶片230中。MEMS元件234可包含形成于金属、多晶硅、介电材料及/或其它材料之上的多个单元。MEMS元件234可包含典型地使用于习知CMOS制造程序中的材料。根据所需的功能性，MEMS元件234可能为任何的配置。一个或多个所描绘的单元可设计用来提供MEMS元件234的MEMS机械结构。MEMS机械结构可包含可操作做机械动作的结构或单元。可利用使用于CMOS制造中的习知制程来形成MEMS元件234，例如，微影蚀刻、蚀刻制程[例如湿蚀刻、干蚀刻与电浆(Plasma)蚀刻]、沉积制程、电镀(Plating)制程、及/或其它适当的制程。在一实施例中，MEMS元件234可为动作传感器[例如陀螺仪(Gyroscope/Gyro)及加速度计(Accelerometer)等]、无线射频(RadioFrequency ；RF)MEMS元件[例如RF开关及滤波器(Filter)等]、振荡器(Oscillator)、或任何其它MEMS型态的元件。各种尺寸的MEMS元件是考虑于本发明之中。因为晶片230是接合至第二隔离组212，MEMS元件234可在上述接合之前及/或之后加以形成。在一实施例中，在区块110的接合制程之后，依据元件所需的应用，将晶片230薄化至预定厚度，例如约Iym至约ΙΟΟμπι。浮动结构234的一部分将与外部的扰动(Perturbation)(例如温度变化、惯性移动、压力改变、及/或其它电性、磁性、或光学参数量测)互相作用。在一实施例中，当元件200暴露至压力改变中，浮动结构/薄膜234将向内或向外变形(Deform)，因此，将产生感测信号以指出压力的改变。需注意的是，部分的第二晶片230亦可包含一个或多个电路元件(未绘示)，例如晶体管(例如NMOS及/或PMOS晶体管)。第二晶片230亦可包含与晶体管有关的电路系统，例如内连接层(例如金属线与介层窗)与ILD层。应理解的是，本发明的实施例使用垂直整合来形成MEMS元件于IC元件上。应理解的是，此设计克服了一个或多个此技术领域所知的传统CMOS浮动/MEMS型态元件的缺点，其中CMOS浮动/MEMS型态元件占据了 IC区域的一部分。方法100接着进行至区块114，其中第一介层窗导体(Conductor) 232是形成穿设于第二(传导)晶片230与第二隔离组212中，并连接至第二导体层210的一个点。在形成第一介层窗导体232中，形成穿设于晶片230与第二隔离组212中并延伸至第二导体层210的一个或多个通道。可使用任何形成通道的方法[例如遮蔽(Masking)与蚀刻]来形成上述的通道。在通道形成之后，形成电性传导插塞(Plugs)于上述通道中。插塞的数量可为任何的数量。在一实施例中，插塞是用传导金属(例如钨、铝、铜、镍或其它传导金属)加以形成。然而，任何电性传导物质可用来形成上述的插塞。可使用图案化、遮蔽、沉积(例如PVD与CVD)及/或任何其它现在已知或未来可知的形成插塞的方法。因此，在一实施例中，浮动结构234是借由第一介层窗导体232电性连接至第二导体层210，其中第一介层窗导体232可位在习知的接合区域。第一介层窗导体232是形成在穿透介层窗孔(Through Via Hole)之中，其中穿透介层窗孔是穿透第二晶片230与第二隔离组212 二者。因此，本发明提供浮动结构234、第一晶片202以及形成于其中的相关层之间的内连接。为了节约元件的尺寸，介层窗孔可尽可能地在尺寸上加以缩小。在一实施例中，此介层窗孔的深宽比(Aspect Ratio)是大于5。在一实施例中，第一介层窗导体232可为包含不同材料层的堆栈结构，此设计是为了与第二晶片230以及第二导体层210达到良好且低的接触阻抗(Contact Resistance)。上述的材料层可包含钛(Ti)、氮化钛(TiN)、铝、钨或其它类似的材料。使用第一介层窗导体232，浮动结构234亦可电性连接至IC元件204，且经由IC元件204的处理，可将上述的扰动转换成可量测的电子信号。方法100接着进行至区块116，形成从第一晶片202的第二侧[例如较低的一侧或背面(Backside)]，穿过第一晶片202至第一导体层208的背面介层窗。在形成背面介层窗沈0的过程中，形成穿设于晶片202与第一隔离组206 —部分中，并延伸至导体层208的背面的一个通道。可使用任何形成通道的方法(例如遮蔽与蚀刻)来形成上述的通道。应理解的是，本发明的实施例克服了一个或多个传统CM0S/MEMS型态元件的缺点，亦即具有较大的整体尺寸，以及必须使用接合线与接合垫O^ad)做内部连接，其中接合线与接合垫使用了间接的操作Gecondary Operation)。换句话说，在背面介层窗260中使用导体可使得，在不使用接合线(如使用于传统元件之中)的前提下，穿过元件200，将浮动结构234连接至第一晶片202的第二侧(背面)。在一实施例中，元件200的背面介层窗可使用深硅蚀刻(De印Silicon Etching)加以形成，其中对熟悉此技术领域的技术者来说，深硅蚀刻可能被称之为「波希(Bosch)制程」。方法100进行至区块118，形成背面隔离层262于第一晶片的第二侧。背面隔离层262包含形成于第一晶片的第二侧且进入背面介层窗沈0中的任何数量的隔离层，但隔离层并未完全覆盖第一导体层208由背面介层窗260暴露出的背面(参见图幻。然而，并不需要将任何介电层应用至第一晶片202的第二侧。背面隔离层262可为聚合物(Polymer)或氧化硅层。然而，本发明亦可考虑形成其它型式及不同厚度的介电层于晶片202的第二侧之上。背面隔离层262可借由IC制程(例如CMOS制程)而形成于晶片202的第二侧之上，其中上述的IC制程可如旋转(Spin)或喷雾涂覆(Spray Coating)、沉积、成长与热氧化、CVD或此技术领域中所知的形成介电层于如第一晶片202的基材之上的其它方法。方法100接着进行至区块120，形成背面介层窗导体264于背面介层窗沈0中，其中背面介层窗导体264电性连接第一导体层208的背面至第一晶片202的背面。在一实施例中，形成任何数量的遭暴露出的背面导体垫266于第一晶片202的第二侧。在一实施例中，背面介层窗导体264与背面导体垫266可用传导金属(例如，钨、铝、铜、镍或其它传导金属)加以形成。然而，任何电性传导物质可用来形成上述的背面介层窗导体264及/或背面导体垫沈6。背面介层窗导体264与背面导体垫266可使用图案化、遮蔽、沉积(例如PVD与CVD)及/或任何其它现在已知或未来可知的形成导体的方法加以形成。应理解的是，背面介层窗导体264(亦称之为背面导体沈4)是设置在背面介层窗沈0中且连接至第一导体层208，而多个重新分配遭暴露出的背面导体垫266可形成于第一晶片202的第二侧(第二表面)，其中背面导体垫266是对应于上述背面介层窗导体沈4。在一实施例中，上述遭暴露出的背面导体垫266是与背面介层窗导体264形成于相同的制程中。应理解的是，背面介层窗导体264与遭暴露出的背面导体垫266可使用表面黏着技术(Surface-Mount Technology ；SMT)制程直接安置于印刷电路板(PCB)上，使得本发明所提供的实施例更不同于传统MEMS型态元件，至少因为本发明所提供的实施例是使用无引线接合技术及无额外承接基材(HoldingSubstrate)层来支持元件(例如元件200)。换句话说，第一晶片202本身即元件200的承接基材。使用穿透晶片介层窗(例如背面介层窗260)与导体垫(例如背面导体垫沈6)，可形成较传统元件更小的本发明的实施例，因此，使用较少的原料来形成元件200。需注意的是，图1中所描述的制程流程可改变以迁就制造制程的过程控制的需求。例如，步骤112至114(区块112至114)可在步骤116至120 (区块116至120)之后进行。图3是绘示根据图1的方法100的另一复合晶片元件300 (以下简称元件300)的实施例的剖面示意图。图4是绘示根据图1的方法100的又一复合晶片元件400(以下简称元件400)的实施例的剖面示意图。而图5是绘示根据图1的方法100的再一复合晶片元件500(以下简称元件500)的实施例的剖面示意图。以实质类似于上述讨论的元件200的形成方式来形成元件300、400与500。重复使用参考数字于元件300、400与500中，借以表示特定的单元，此些单元是实质相同于以上所述元件200中对应的单元，且亦实质相同于以下所述的元件300、400与500中对应的单元。上述的重复是为了简化与清楚的目的，且此一重复本身并未表示所讨论的各种实施例及/或配置之间存在任何的关系。因此，重复的单元将不再重复地描述，以下即针对元件差异部分加以描述。图3是绘示根据图1的方法100的另一复合晶片元件300的实施例的剖面示意图。在此一实施例中，形成(例如借由遮蔽与蚀刻来形成)浮动结构234(亦称之为浮动微元件结构234)，其中浮动微元件结构234具有一个或多个支撑弹性元件302以支撑浮动结构234的惯性质量304部分。应理解的是，支撑弹性元件302可三维地接合至第二晶片230与惯性质量304的一部分，以进入或离开元件300，其中此结构并未见于图3的剖面示意图中。支撑弹性元件302连结至惯性质量304并允许其受外力产生位移而不会损毁。同样在此实施例中，形成第一接合层306于第二晶片230的表面之上。此外，提供第三晶片320。对应于浮动结构234，蚀刻第三晶片320至特定深度以于其中定义一凹陷部(D印ression)。形成第二接合层3 于第三晶片320的表面。之后，借由第一接合层306与第二接合层3M将第三晶片320接合或设置在第二晶片230之上。第一接合层306与第二接合层324可为金属对金属(Metal-To-Metal)或金属对半导体(Metal-ToIemiconductor)。接合层可包含硅对铝、硅对金(Au)、锗对铝、钛对铝、或任何各种适当的接合层。例如，铝对锗共晶(Eutectic)接合是提供低温接合的一个选择。在一实施例中，在锗原子百分比约为30%时，铝-锗共晶接合温度可约为4M°C。应理解的是，共晶晶片接合并不需要施以高接触力。由于制程中液相的存在，高接触力导致金属由接口挤出，进而导致不良的接口层均勻度(Uniformity)，以及接合工具与接合腔室的污染。因此，接合所需的低接触力是用以确保两个晶片的良好接触，并确保与晶片背面接触的接合器(Bonder)的两个加热器(Heaters)的良好接触。故此，当本制程由于仅使用高纯度元件而具有非常低的特定气体排气(Outgassing)时，共晶晶片接合在高真空应用(例如本实施例)中是一良好的接合制程。形成于制程中的融熔液体，借由允许一高质量的密封而强化了高真空的兼容性(Compatibility)，甚至是在不完美的接合表面。第三晶片320保护浮动结构234免于环境的干扰及/或伤害，例如若浮动结构234是形成以做为一加速度计或陀螺仪传感器。借由将第三晶片320至第二晶片230，定义于第三晶片320中的凹陷部是对准于浮动结构234之上，借以形成第二自由空间322。因此，浮动结构234可自由地在第一自由空间214与第二自由空间322之间向后及向前地移动。图4是绘示根据图1的方法100的又一复合晶片元件400的实施例的剖面示意图。元件400是实质类似于元件300。然而，元件400具有接合至第二晶片230的第三晶片320，其中元件400是使用单层接合材料[亦即第二接合层324(简称接合层324)]将第三晶片320接合至第二晶片230。在一实施例中，接合层3M包含聚合物、金属、氧化硅或其它适当的接合材料。图5是绘示根据图1的方法100的再一复合晶片元件500的实施例的剖面示意图。元件500是实质类似于元件300。然而，元件500具有第二晶片230的一部分以及蚀刻或形成于第二隔离组212中相对应的一部分，使得第三晶片320借由第一隔离组206、第二接合层324(简称接合层324)与接合层502而接合至第一晶片202结构。在一实施例中，接合层502是实质类似于第一接合层306 (简称接合层306)。本发明提供多个不同的实施例。在一实施例中，本发明描述复合晶片半导体元件及其制造方法。在一实施例中，复合晶片半导体元件包含第一晶片和第二晶片。第一晶片具有第一侧与第二侧，而第二侧是实质相对于第一侧。复合晶片半导体元件亦包含隔离组
1与自由空间，其中隔离组是形成于第一晶片的第一侧，且于隔离组中蚀刻出上述自由空间。第二晶片接合至上述隔离组。形成浮动结构(例如惯性感测元件)于上述自由空间之上的第二晶片之中。在一实施例中，表面接合垫形成于第一晶片的第二侧。接着，使用TSV导体电性连结浮动结构至表面接合垫。在另一实施例中，本发明提供形成复合晶片半导体元件的方法。在一实施例中，本方法包含提供第一晶片与第二晶片。此方法包含形成图案化的第一导体层与位在第一晶片的第一侧的第一隔离组；形成图案化的第二导体层与位在第一隔离组之上的第二隔离组；且蚀刻第二隔离组，借以产生自由空间于位在第一隔离组一部分之上的第二隔离组中。接着，此方法包含接合第二晶片至第二隔离组，并形成MEMS元件于上述自由空间之上的第二晶片之中。此外，此方法包含形成穿透第二晶片与第二隔离组的一部分而至第二导体层的第一介层窗导体；形成从第一晶片的第二侧至第一导体层的背面介层窗；形成背面隔离层于第一晶片的第二侧；以及形成背面介层窗导体于背面介层窗中。在又一实施例中，本发明提供复合晶片半导体元件。此复合晶片半导体元件包含第一晶片与第一隔离组，其中第一晶片具有图案化的第一导体层，而第一隔离组是形成于第一晶片的第一侧之上。此复合晶片半导体元件亦包含图案化的第二导体层与形成于第一隔离组之上的第二隔离组。自由空间是蚀刻于位在第一隔离组一部分之上的第二隔离组中。此复合晶片半导体元件还包含接合至第二隔离组的第二晶片，以及形成于位在上述自由空间之上的第二晶片中的MEMS元件。形成第一介层窗导体与背面介层窗，其中第一介层窗导体是穿透第二晶片，并穿透第二隔离组的一部分而至第二导体层，而背面介层窗是从第一晶片的第二侧至第一导体层。背面隔离层是形成于第一晶片的第二侧，而背面介层窗导体是形成于背面介层窗中。应理解的是，本发明的实施例提供半导体元件与复合晶片结构的制造方法，其中是借由结合晶片接合与使用TSV来定义小且具有成本效益的芯片层级封装，进而形成上述的制造方法。两个或多个晶片是以其中的一晶片的一部分形成微元件以及另一晶片形成支撑载体(Carrier)的方式来接合。TSV是形成于上述形成支撑载体的晶片中以传递电性连接，借此形成用以与元件外部沟通的大接口。上述已经大致描述数个实施例的特征，使得熟悉此技艺者对于以上详细的描述能有较佳的理解。熟悉此技艺者应能体会出，其可轻易地以本发明为基础来设计或修改其它程序或结构，以产生上述所介绍的实施例的相同目的或达到相同的优点。熟悉此技艺者亦可了解到在不脱离本发明的精神及范围的等价的架构，以及在不脱离本发明的精神及范围内，当可作各种的更动、替代和润饰。
权利要求
1.一种形成复合晶片半导体元件的方法，其特征在于，包含提供一第一晶片，其中该第一晶片具有一第一侧与一第二侧，该第二侧是实质相对于该第一侧；提供一第二晶片；形成一隔离组于该第一晶片的该第一侧上；蚀刻该隔离组，以于该隔离组之中产生一自由空间；接合该第二晶片至该隔离组；形成一浮动结构于位在该自由空间之上的该第二晶片之中；形成一表面接合垫于该第一晶片的该第二侧上；以及使用一穿透硅介层窗导体电性耦合该浮动结构至该表面接合垫。
2.根据权利要求1所述的形成复合晶片半导体元件的方法，其特征在于，还包含在接合该第二晶片至该隔离组之前，进行一化学机械研磨制程于欲接合的多个表面上。
3.根据权利要求1所述的形成复合晶片半导体元件的方法，其特征在于，还包含提供一第三晶片并接合该第三晶片至该第二晶片或该第一晶片，以气密地密封该浮动结构。
4.一种形成复合晶片半导体元件的方法，其特征在于，包含提供一第一晶片与一第二晶片；形成图案化的一第一导体层与位在该第一晶片的一第一侧的一第一隔离组；形成图案化的一第二导体层与位在该第一隔离组之上的一第二隔离组；蚀刻该第二隔离组，以产生一自由空间于位在该第一隔离组一部分之上的该第二隔离组中；接合该第二晶片至该第二隔离组；形成一微机电系统元件于该自由空间之上的该第二晶片之中；形成一第一介层窗导体，其中该第一介层窗导体是穿透该第二晶片与该第二隔离组的一部分而至该第二导体层；形成从该第一晶片的一第二侧至该第一导体层的一背面介层窗；形成一背面隔离层于该第一晶片的该第二侧；以及形成一背面介层窗导体于该背面介层窗中。
5.根据权利要求4所述的形成复合晶片半导体元件的方法，其特征在于，于500°C以下进行接合该第二晶片至该第二隔离组的步骤。
6.根据权利要求4所述的形成复合晶片半导体元件的方法，其特征在于，还包含配置该背面介层窗导体的一部分做为一表面黏着技术垫。
7.根据权利要求4所述的形成复合晶片半导体元件的方法，其特征在于，还包含形成一额外表面黏着技术垫于该背面隔离层之上，且电性耦合该额外表面黏着技术垫至该第一晶片或该第二晶片中的一集成电路上。
8.一种复合晶片半导体元件，其特征在于，包含一第一晶片；图案化的一第一导体层以及形成于该第一晶片的一第一侧之上的一第一隔离组；图案化的一第二导体层以及形成于该第一隔离组之上的一第二隔离组；一自由空间，蚀刻于位在该第一隔离组的一部分之上的该第二隔离组之中；一第二晶片，接合至该第二隔离组；一微机电系统元件，形成于该自由空间之上的该第二晶片之中；一第一介层窗导体，其中该第一介层窗导体是穿透该第二晶片，并穿透该第二隔离组的一部分而至该第二导体层；一背面介层窗，其中该背面介层窗是从该第一晶片的一第二侧至该第一导体层；一背面隔离层，形成于该第一晶片的该第二侧之上；以及一背面介层窗导体，形成于该背面介层窗之中。
9.根据权利要求8所述的复合晶片半导体元件，其特征在于，该第二晶片是于500°C以下接合至该第二隔离组。
10.根据权利要求8所述的复合晶片半导体元件，其特征在于，该背面介层窗导体的一部分是配置做为一表面黏着技术垫。
全文摘要
本发明公开了一种复合晶片半导体元件，其包含第一晶片和第二晶片。第一晶片具有第一侧与第二侧，而第二侧是实质相对于第一侧。复合晶片半导体元件亦包含隔离组与自由空间，其中隔离组是形成于第一晶片的第一侧，且于隔离组中蚀刻出上述自由空间。第二晶片接合至上述隔离组。形成如惯性感测元件的浮动结构于上述自由空间之上的第二晶片之中。在一实施例中，表面接合垫形成于第一晶片的第二侧。接着，使用穿透硅介层窗(TSV)导体电性连结浮动结构至表面接合垫。
文档编号B81C3/00GK102381677SQ20111003769
公开日2012年3月21日 申请日期2011年2月11日 优先权日2010年8月27日
发明者周正三 申请人:台湾积体电路制造股份有限公司