专利名称：覆铜、抑制晶须生成的方法、印刷电路板以及半导体装置的制作方法
技术领域：
本发明涉及，在布线图等镀锡的铜表面抑制晶须生成的方法，还涉及晶须生长被抑制的布线图等覆铜、具有此类布线图的印刷电路板以及半导体装置。
背景技术：
近年来，为了在电子仪器上更紧凑地安装电子器件，印刷电路板等的布线节距变得越来越窄，在以最窄的宽度形成布线图的内部导线附近，与邻接布线图之间的间隙变得比20μm更窄。
例如，为了实施内部导线等连接部与电子器件所形成的突起(Bump)电极等的连接，需要存在锡，该锡与由突起电极所供给的金形成共晶物。而该锡是由导线表面所形成的镀锡层供给。因此，内部导线等表面被镀锡层所覆盖。
众所周知，上述镀锡层表面会生长晶须。该晶须与邻接布线图接触则会导致电路短路。之前的印刷电路板，因布线图的宽度较宽，所以对于一个月生长20μm程度的晶须而言，基本上不会形成电路的短路。所以，经过一个月后晶须长度不超过20μm的是合适的印刷电路板。
但是，随着近来布线图变得越发窄小，对上述晶须的要求也变得越发严格，现在已发展成不能使用3个月内晶须的长度(直线距离)超过15μm的印刷电路板。
因上述需要，为了抑制晶须的生长，已研究对布线图进行热处理等各种各样的晶须抑制方法。但现状是，仍然无法完全满足将3个月内的晶须生长抑制在15μm以下的非常严格的要求。
本发明人，为了满足晶须的上述非常严格的要求而进行研究的结果，发现通过对作为布线图的铜基材或铜合金基材表面，以特定的厚度比例形成铜扩散锡层和纯锡层，而可显著地抑制晶须的生长。
在专利文献1(日本专利特许第3061613号公报(特开2000-36521号公报))中，公开了一种电子器件安装用的薄膜载带的发明，在该薄膜载带的端子部分上形成铜扩散的镀锡层(a)，以及在该镀锡层(a)表面的实质上不含铜的镀锡层(b)。而且在该专利文献1中，引用了专利文献2(日本专利特开平5-33187号公报)，该专利文献2公开了一种晶须抑制方法的发明，即、进行0.15μm以上的镀锡，再进行加热处理，将该锡层制成全部扩散到铜基体的Cu-Sn扩散层，在其上实施镀锡，形成0.15～0.8μm的纯镀锡层。
专利文献1和2记载了，在引用文献1和2中为了抑制晶须的生成，通过以规定的厚度形成铜扩散的锡层，在其上以规定的厚度形成纯锡层而能够抑制晶须生成的要旨。但是，即使形成上述厚度的已扩散铜的锡层，再在其上形成纯锡层，实际上也发生能抑制晶须生成和无法抑制晶须生成的两种情况。即引用文献1和2中确实记载了对抑制晶须生成的有效方法，但是，例如在3个月内的晶须生长限度为直线距离15μm时，即使根据引用文献1和2的记载形成镀层，也无法通过专利文献1和2所记载的内容而实现。
尤其对于近来的标准，即3个月内的晶须生长限度为直线距离15μm，上述专利文献1和2所公开的方法并不充分。
专利文献1日本专利第3061613号公报(特开2000-36521号公报)专利文献2日本专利特开平5-33187号公报发明内容本发明人研究了上述晶须的生成，尤其将3个月内所生长的晶须长度限定在15μm以下，并进行研究的结果为，证实了通过对经过铜扩散的锡层和在其上形成的纯锡层进行组合，就可较好地抑制晶须的生成。但是，晶须的生长长度不依赖于经过铜扩散的锡层和纯锡层的绝对厚度，而是依赖于经过铜扩散的锡层厚度和纯锡层厚度之间的比例。
为了将3个月内的晶须生长抑制在直线距离15μm以下，需要形成铜扩散锡层和纯锡层，并且相对于这些层的总厚度，铜扩散锡层的厚度和生长的晶须长度具有极其密切的关联性，需要将铜扩散锡层的厚度设定为所规定的值。
即，本发明以提供抑制长晶须形成的覆铜、此类长晶须的抑制方法、由此类覆铜形成布线图的印刷电路板以及半导体装置为目的。尤其是，本发明以提供使晶须生长抑制在3个月内生长长度为15μm以下的覆铜、此类长晶须的抑制方法、由此类覆铜形成布线图的印刷电路板以及半导体装置为目的。
本发明的覆铜由铜基材或铜合金基材、该基材表面所形成的铜扩散锡层、以及该铜扩散锡层表面所形成的纯锡层组成，该铜扩散锡层的厚度为，铜扩散锡层与纯锡层总厚度的55％以上，可显著地抑制晶须的生长。
另外，本发明的抑制晶须生长方法的特征为，在铜基材或铜合金基材上形成铜扩散锡层，在该铜扩散锡层的表面形成纯锡层，该铜扩散锡层的厚度为，铜扩散锡层与纯锡层总厚度的55％以上。
本发明的印刷电路板是在绝缘薄膜上形成有布线图的印刷电路板，其特征为，该布线图由铜基材或铜合金基材、该基材表面所形成的铜扩散锡层、以及该铜扩散锡层表面所形成的纯锡层组成，该铜扩散锡层的厚度，相对于铜扩散锡层与纯锡层总厚度的55％以上。
本发明的半导体装置的特征为，在上述的印刷电路板上安装有IC等电子器件。
一般认为由于各种各样的原因，是否有晶须的生成以及所生成晶须的长度等会生成改变，对晶须生成的抑制以及对所生成晶须的生长长度的抑制，需要进行多种多样的条件设定。但根据本发明人关于生成晶须的研究，在铜基材或铜合金基材的表面上，相对于镀锡层总厚度的100％，以55％以上的厚度形成铜扩散锡层，再在该铜扩散锡层表面上形成纯锡层，制成全部镀锡层的厚度为100％，而能够显著抑制晶须的生长。经过上述的处理，获得几乎不生成导致配线之间短路的、具有15μm以上长度(3个月生长的长度)的晶须的效果。而且也能抑制生成，即使长度不足15μm但短时间内可能长成15μm以上的那些长度超过5μm晶须。
因此，通过采用本发明的构造，即使在近来节距宽度显著变窄的印刷电路板中，也几乎不生成具有可到达邻接布线图长度的晶须，所以可显著提高印刷电路板以及半导体装置的绝缘可靠性。
图1为表示，引起短路原因的长15μm以上晶须的生成个数与铜扩散锡层厚度比之间的关系；以及长度超过5μm晶须的累计个数和长度超过10μm晶须的累计个数，与铜扩散锡层厚度比之间关系的坐标图。
具体实施例方式
在本发明中，对显著抑制晶须生长的覆铜、晶须生成的抑制方法、采用该方法的印刷电路板以及半导体装置，并以印刷电路板为重点，进行具体地说明。
本发明的印刷电路板是在绝缘基板的表面上，形成由铜或铜合金构成的布线图。该布线图相当于在本发明覆铜中的铜基材或铜合金基材。
作为基材的铜基材或铜合金基材，可使用电解铜、轧制铜、蒸镀铜等各种铜，而且，此类铜也可以含有允许含在铜中的其它金属的铜合金，还可以是为了提高与绝缘基材的粘合性，而特意混合了其它金属的铜合金。
对上述铜或铜合金构成基材的厚度没有特别限制，当覆铜为印刷电路板的布线图时，作为布线图的铜基材或铜合金基材的厚度，通常是5～70μm，在形成更微细的布线图时，为5～12μm的范围内。
在本发明中，为了抑制晶须的生成，在上述铜基材或铜合金基材的表面形成铜扩散锡层。例如，该铜扩散锡层可在基材表面形成镀锡层，通过形成的镀锡层进行铜扩散而形成。向镀锡层的铜扩散，可通过在镀锡时使用的镀液中加入铜，再进行镀锡而实现。优选为在基材表面通过镀锡形成锡层，再向该锡层扩散基材中的铜。这种将铜从基材层向锡层扩散的方法，通常优选采用形成锡层后再加热的方法。此时的加热温度，通常设定为90～160℃，优选为110～150℃范围内的温度。在这样的加热温度时，加热时间根据所形成的锡层厚度而不同，但通常为10～150分钟，优选为30～90分钟。加热温度越高而且加热时间越长，对锡层的铜扩散就越容易进行。尤其将加热温度设定为110～150℃，在该范围内的温度下，加热30～90分钟时，由基材层提供的铜的浓度，产生随着接近该铜扩散锡层的表面而逐渐减少的铜浓度梯度。即，在该铜扩散锡层中，基材一侧的铜浓度最高，而在铜扩散锡层表面的铜浓度最低，在铜扩散锡层中，由基材侧向铜扩散锡层的表面，形成铜浓度连续减少的铜浓度梯度。
在此类铜扩散锡层中，通过形成上述的铜浓度梯度，能更可靠地抑制晶须的生长。
在上述经过铜扩散的铜扩散锡层的表面，形成有纯锡层。该纯锡层实际上由锡构成，该纯锡层中并未扩散铜。此类纯锡层，可通过上述方法形成铜扩散锡层后使用含锡的镀液，以镀法而形成。
本发明为了抑制晶须的生长，相对于铜扩散锡层和纯锡层的总厚度(100％)，需要将铜扩散锡层的厚度设定为55％以上。尤其在本发明中，相对于总厚度将铜扩散锡层的厚度设定为55～99％，而能更可靠地抑制晶须的生长。为了抑制晶须的生成，在层的总厚度中铜扩散锡层的比例是非常重要的。如果对于总厚度，铜扩散锡层的厚度在55％以下，则无法发挥显著抑制晶须生长的效果。另外，如果铜扩散锡层的厚度超过99％，则纯锡层的厚度就变成1％以下，因为层的总厚度未达到下述的厚度，进而难以形成均匀的纯锡层。而且出现微细晶须的生成个数增多的倾向。
上述铜扩散锡层和纯锡层的总厚度，通常为0.2～1.0μm，优选为0.3～0.8μm的程度。因此铜扩散锡层的厚度，通常为0.11～0.55μm，优选为0.165～0.44μm的范围内。通过计算上述铜扩散锡层的厚度，纯锡层的厚度就为通常0.09～0.45μm，优选为0.135～0.36μm的范围内。
上述说明是分别制作铜扩散锡层和纯锡层的例子，也可以一起制作铜扩散锡层和纯锡层。
例如，可使用镀法等，形成相当于上述总厚度的锡层，然后，设定加热温度和加热时间使表面残留纯锡层，从所形成锡层的基材侧使铜扩散形成铜扩散锡层，同时在该铜扩散锡层的表面，通过存留无铜扩散的纯锡层，进而在铜基材或铜合金基材的表面，形成铜扩散锡层和纯锡层的顺序层压的层。
本发明中，纯锡层厚度的测定使用了电解镀膜测厚仪(例如コク一ル膜厚测量仪)。另外，纯锡层和铜扩散锡层的总厚度的测定，使用了荧光X线膜厚测量仪。铜扩散锡层的厚度为，从上述用荧光X线膜厚测量仪测定的纯锡层和铜扩散锡层的总厚度，减去用电解镀膜测厚仪(例如コク一ル膜厚测量仪)测定的纯锡层厚度而得出的值。
如上所述，通过将铜扩散锡层设定为层全体的55％以上，而能控制所生成晶须在3个月内的最大生长的长度为15μm以下。并且通过将其设定为60％以上，而能使所生成晶须的最大长度为12μm以下，甚至10μm以下。如果3个月内晶须的最大生长长度在15μm以下，即使在导线的间隙宽度为20μm的高密度电路板中，也不会生成从邻接导线所生成的晶须之间的接触，因此也不会生成由于晶须接触而引起的短路。
在近来的高密度化要求下，所形成的印刷电路板中的布线图宽度为20μm的程度，而且在该宽度的布线图之间所形成的间隙宽度也为20μm的程度。在印刷电路板上安装IC芯片等电子器件时，镀锡层与形成于电子器件上的金突起形成共晶物，这是与电子器件之间进行电连接的必需金属。需要在导线的尖端部分形成由锡构成的镀层。而现状是从形成的镀锡层会生长晶须，并且出现大部分晶须的长度超过20μm的邻接导线的宽度。
即使上述长晶须只有一个生长，也会导致邻接导线之间的短路，即使在一定程度上允许数μm的短晶须的生成，但需要抑制上述长晶须的生成。在铜基材或铜合金基材的表面形成镀锡层且覆盖该基材时，使铜扩散在基材侧的锡层上而形成铜扩散锡层，该铜扩散锡层的表面形成纯锡层的同时，相对于铜扩散锡层和纯锡层的总厚度(100％)，通过将铜扩散锡层的厚度设定为55％以上而能显著抑制晶须的生成，尤其能抑制例如超过15μm的长晶须的生长。此类抑制晶须生长的效果，不能仅仅在铜基材或铜合金基材表面形成镀锡层来实现，而且也不能仅仅在铜基材或铜合金基材表面形成铜扩散锡层来实现，而是通过在铜基材或铜合金基材表面形成具有55％以上厚度比的铜扩散锡层，再在该铜扩散锡层表面形成具有45％以下厚度比的纯锡层而实现。本发明的铜扩散锡层的厚度比的下限值55％，为抑制晶须生成的临界性非常高的值。如图1所示，形成铜扩散锡层的厚度比低于55％以下的铜扩散锡层，不能具有抑制晶须生长的效果，尤其不能抑制例如超过15μm的长晶须的生成。为了抑制晶须的生长，相对于铜扩散锡层和纯锡层的总厚度，铜扩散锡层的厚度比需在55％以上，而铜扩散锡层和纯锡层的总厚度、以及铜扩散锡层的绝对厚度或纯锡层的绝对厚度，对晶须生长的抑制没有表现出较大的作用效果。因此，在具有铜扩散锡层和纯锡层的总厚度例如为1.0μm的锡层的覆层中，当铜扩散锡层的厚度为0.60μm(60％)，纯锡层的厚度为0.4μm(40％)时，可显著抑制晶须的生成。而在具有铜扩散锡层和纯锡层的总厚度例如为2.0μm的锡层的覆层中，铜扩散锡层的厚度为0.60μm(30％)，纯锡层的厚度为1.4μm(70％)时，则无法抑制晶须的生长，尤其可生成多个长度超过15μm的晶须。为了抑制3个月内生长的长度在15μm以下的晶须生长，需要将相对于锡层总厚度的铜扩散锡层的厚度比例(即，铜扩散锡层和纯锡层的厚度比例)设定成本发明所规定的值，而不是铜扩散锡层和纯锡层的绝对厚度。因此，若要将3个月内所生长的晶须长度控制在直线距离15μm以下，则通过分别独立地控制铜扩散锡层厚度和纯锡层厚度而不能实现，但通过在所形成的铜扩散锡层和纯锡层的总厚度中，特别限定铜扩散锡层厚度的比例而能实现。
在上述说明中，以形成铜扩散锡层后再形成纯锡层的方法为中心，说明了关于在本发明的覆铜以及抑制晶须生长的方法中，所采用的形成铜扩散锡层以及纯锡层的方法。但本发明并不局限于此方法，例如在铜基材或铜合金基材的表面用镀法等形成锡层，以所形成的镀锡层中铜扩散锡层的厚度，在总镀层厚度(100％)中为55％以上，优选为60～99％的范围内；并以纯锡层的厚度为45％以下，优选为1～40％范围内，通过加热，将基材中的铜扩散于所形成的镀层中而形成。这种情况的加热温度和加热时间，可根据所形成的镀锡层厚度而适当选择。例如镀锡层为0.3～0.8μm时，例如在90～160℃，优选110～150℃范围内的温度，通过加热10～150分钟，优选加热30～90分钟，进而可形成具有上述范围厚度比的铜扩散锡层和纯锡层。
本发明的印刷电路板在绝缘基板的至少一侧表面，形成由上述铜或铜合金构成的布线图，在该布线图(铜基材或铜合金基材)的表面上，形成具有上述55％以上厚度比的铜扩散锡层和45％以下厚度比的纯锡层。
本发明对具有窄节距布线图的印刷电路板，具有很高的使用性。为了形成这种窄节距的布线图而使用的绝缘基材包括，聚酰亚胺薄膜、聚酰亚胺-酰胺(polyimide-amide)薄膜、聚酯、聚亚苯砜、聚醚酰亚胺、氟树脂和液晶聚合物等。优选使用具有特别良好的耐热性以及耐药性的聚酰亚胺或聚酰亚胺薄膜。对这种绝缘基板的厚度没有特别限制，使用薄膜上的绝缘基板时，其厚度通常为7～150μm，优选为7～125μm，更优选为15～50μm的范围内。
在上述绝缘基板的至少一侧表面形成铜或铜合金层，在该铜或铜合金层的表面形成感光性树脂层，通过对该感光性树脂层进行曝光·显影而形成所希望的布图，再将获得的布图作为掩模剂进行蚀刻，从而在绝缘基板表面能形成由铜或铜合金构成的布线图。
将上述所形成的铜或铜合金构成的布线图，作为铜基材或铜合金基材，在其表面形成具有55％以上厚度比的铜扩散锡层，又在该铜扩散锡层的表面，形成具有45％以下厚度比的纯锡层。
分别形成铜扩散锡层和锡层时，首先，例如通过镀锡法形成锡层，以使端子部分露出的程度涂上阻焊剂，通过加热使阻焊剂硬化的同时，向该锡层扩散铜而形成铜扩散锡层后，在露出的端子部分上形成纯镀锡层，进而能形成具有所规定厚度比的铜扩散锡层和锡层。
另外，也可以在形成上述阻焊剂层的前后，不进行镀锡处理，形成了阻焊剂层后再形成镀锡层，进行加热向该镀锡层扩散铜而形成铜扩散锡层，然后，为形成纯锡层而进行镀锡处理。
再者，也可以在形成阻焊剂层之前，进行与上述相同的处理。
另外，在进行1次镀锡处理，调整加热温度以及/或加热时间，形成所规定厚度比的铜扩散锡层和纯锡层时，不管形成阻焊剂层的前后顺序，可在任何时期形成镀层，并且为了形成铜扩散锡层而进行的加热也可以在任何时期进行。
再者，形成铜扩散锡层和纯锡层后，也可在纯锡层表面形成新的非常薄的镀锡层。但在形成上述新的镀锡层时，需要将铜扩散锡层和纯锡层(包括所形成的新镀锡层)的厚度比设置在本发明所规定的范围内。
所形成的印刷电路板中的布线图(铜基材或铜合金基材)，因其表面被具有规定厚度比的铜扩散锡层和纯锡层所覆盖，所以从该布线图上生成的晶须少，而且晶须也不易生长，尤其不会产生引起布线图之间短路的长晶须。因此，本发明的布线图，不发生因晶须而引起的短路，并具有非常高的绝缘可靠性。
上述所形成的印刷电路板的端子和电子器件上所形成的突起电极等电极之间实施电连接，安装IC芯片等电子器件后，通过对包括连接部分的电子器件及其周围进行树脂封装，从而制造半导体装置。
根据本发明，因为铜基材或铜合金基材的布线图表面，被铜扩散锡层和纯锡层覆盖。所以能够抑制从该表面生成晶须。尤其是几乎不产生长度超过15μm的长晶须。而且，根据本发明，不会发生布线图之间由于晶须引起的短路，能够获取绝缘可靠性非常高的印刷电路板。
本发明的印刷电路板，具有布线图(或引线)的宽度为30μm以下，优选为25～5μm的布线图，且适合用于具有节距宽度为50μm以下，优选为40～20μm节距宽度的印刷电路板。
上述的本发明印刷电路板包括，印刷电路板(PWB)、FPC(FlexiblePrinted Circuit)、TAB(Tape Automated Bonding)带、COF(Chip OnFilm)、CSP(Chip Size Package)、BGA(Ball Grid Array)、μ-BGA(μ-Ball Grid Array)等。
根据本发明，在覆盖铜基材或铜合金基材的锡层中，通过从基材一侧形成55％以上的铜扩散锡层，而能抑制晶须的生成。尤其是通过形成铜扩散锡层，而几乎不生成3个月内长度超过15μm的长晶须。因此，本发明的印刷电路板和半导体装置，不会发生因晶须引起的布线图之间的短路，具有非常高的绝缘可靠性。
下面用实施例，再详细地说明本发明的印刷电路板及其制造方法。但本发明并不局限于这些实施例。
实施例1在平均厚度为38μm的聚酰亚胺薄膜的表面上，准备了已形成平均厚度为8μm铜层的层压薄膜。
在该层压薄膜的铜层表面形成感光性树脂层，通过对该感光性树脂进行曝光·显影而形成了所希望的图形。
将所形成的图形作为掩模材料，对铜层进行选择性蚀刻，形成了所希望的布线图。
在上述形成的布线图上，通过非电解镀法形成了平均厚度为0.35μm的镀锡层。然后将该布线图在115℃下加热60分钟，而使形成布线图的铜扩散于镀锡层中，形成了铜扩散镀锡层。在所形成的铜扩散镀锡层的布线图上，再通过非电解镀锡法，形成了平均厚度为0.07μm的镀锡层。该新形成的镀锡层没有铜扩散，为纯锡层。
使用荧光X线膜厚测量仪(セイコ-インスツルメンツ株式会社制造SFT3200S)，对上述所形成的铜扩散锡层和纯锡层进行测量的结果是，铜扩散锡层和纯锡层的总厚度(100％)为0.42μm。另外，使用电解镀膜测厚仪(コク一ル膜厚测量仪、ELEC FINEインスツルメンツ株式会社制造，GC-01)，测量纯锡层的厚度为0.17μm，为总厚度的40％。
因此，铜扩散锡层的厚度为0.25μm，为总厚度的60％。
将上述所得的印刷电路板，在25℃下放置3个月后，使用500倍的光学显微镜，测量了从表面生成的晶须个数和长度。
其结果如表1所示。
实施例2在平均厚度为38μm的聚酰亚胺薄膜的表面上，准备了已形成平均厚度为8μm铜层的层压薄膜。
在该层压薄膜的铜层表面形成感光性树脂层，通过对该感光性树脂进行曝光·显影而形成了所希望的图形。
将所形成的图形作为掩模材料，对铜层进行选择性蚀刻，形成了所希望的布线图。
在上述形成的布线图上，通过非电解镀法形成了平均厚度为0.42μm的镀锡层。
然后，对已形成镀锡层的布线图在115℃进行60分钟的加热，在0.25μm即相当于60％的镀锡层上进行铜扩散。使用与实施例1相同的方法测量镀锡层的总厚度为0.42μm，纯锡层的厚度为0.17μm(相当于全体的40％)，因此，铜扩散镀锡层的厚度为0.25μm(相当于全体的60％)。
将上述所得的印刷电路板，在25℃下放置3个月后，使用500倍的光学显微镜，测量了从表面生成的晶须个数和长度。
其结果如表1所示。
实施例3将实施例2中的加热温度变成125℃，加热时间改成60分钟以外，使用相同的方法制造了印刷电路板。
对所获得的印刷电路板，使用与实施例1相同的方法，进行测量的镀锡层的总厚度为0.42μm，纯锡层的厚度为0.13μm(相当于全体的30％)，因此，铜扩散镀锡层的厚度为0.29μm(相当于全体的70％)。
将上述所得的印刷电路板，在25℃下放置3个月后，使用500倍的光学显微镜，测量了从表面生成的晶须个数和长度。
其结果如表1所示。
实施例4将实施例2中的加热温度改成135℃，加热时间改成60分钟以外，使用相同的方法制造了印刷电路板。
对所获得的印刷电路板，使用与实施例1相同的方法，进行测量的镀锡层总厚度为0.42μm，纯锡层的厚度为0.08μm(相当于全体的20％)，因此，铜扩散镀锡层的厚度为0.34μm(相当于全体的80％)。
将上述所得的印刷电路板，在25℃下放置3个月后，使用500倍的光学显微镜，测量了从表面生成的晶须个数和长度。
其结果如表1所示。
实施例5将实施例2中的加热温度改成150℃，加热时间改成60分钟以外，使用相同的方法制造了印刷电路板。
对所获得的印刷电路板，使用与实施例1相同的方法，进行测量的镀锡层总厚度为0.42μm，纯锡层的厚度为0.02μm(相当于全体的5％)，因此，铜扩散镀锡层的厚度为0.40μm(相当于全体的95％)。
将上述所得的印刷电路板，在25℃下放置3个月后，使用500倍的光学显微镜，测量了从表面生成的晶须个数和长度。
其结果如表1所示。
将实施例2中的加热温度改成100℃，加热时间改成60分钟以外，使用相同的方法制造了印刷电路板。
对所获得的印刷电路板，使用与实施例1相同的方法，进行测量的镀锡层总厚度为0.42μm，纯锡层的厚度为0.21μm(相当于全体的50％)，因此，铜扩散镀锡层的厚度为0.21μm(相当于全体的50％)。
将上述所得的印刷电路板，在25℃下放置3个月后，使用500倍的光学显微镜，测量了从表面生成的晶须个数和长度。
其结果如表1所示。
将实施例2中的加热温度改成90℃，加热时间改成60分钟以外，使用相同的方法制造了印刷电路板。
对所获得的印刷电路板，使用与实施例1相同的方法，进行测量的镀锡层总厚度为0.42μm，纯锡层的厚度为0.25μm(相当于全体的60％)，因此，铜扩散镀锡层的厚度为0.17μm(相当于全体的40％)。
将上述所得的印刷电路板，在25℃下放置3个月后，使用500倍的光学显微镜，测量了从表面生成的晶须个数和长度。
其结果如表1所示。
将实施例2中的加热温度改成160℃，加热时间改成80分钟，全部镀锡层制成铜扩散镀锡层之外，使用相同的方法制造了印刷电路板。
对所获得的印刷电路板，使用与实施例1相同的方法，进行测量的镀锡层总厚度为0.42μm，纯锡层的厚度为0μm(相当于全体的0％)，因此，铜扩散镀锡层的厚度为0.42μm(相当于全体的100％)。
将上述所得的印刷电路板，在25℃下放置3个月后，使用500倍的光学显微镜，测量了从表面生成的晶须个数和长度。
其结果如表1所示。
在实施例2中，不对镀锡层进行加热，全部制成纯锡层以外，使用相同的方法制造了印刷电路板。
对所获得的印刷电路板，使用与实施例1相同的方法，进行测量的镀锡层总厚度为0.42μm，纯锡层的厚度为0.42μm(相当于全体的100％)，因此，铜扩散镀锡层的厚度为0μm(相当于全体的0％)。
将上述所得的印刷电路板，在25℃下放置3个月后，使用500倍的光学显微镜，测量了从表面生成的晶须个数和长度。
其结果如表1所示。
将实施例2中的加热温度改成160℃，加热时间改成70分钟以外，使用相同的方法制造了印刷电路板。
对所获得的印刷电路板，使用与实施例1相同的方法，进行测量的镀锡层总厚度为0.42μm，纯锡层的厚度为0.002μm(相当于全体的99.5％)，因此，铜扩散镀锡层的厚度为0.418μm(相当于全体的0.5％)。
将上述所得的印刷电路板，在25℃下放置3个月后，使用500倍的光学显微镜，测量了从表面生成的晶须个数和长度。
其结果如表1所示。
从表1可看出，通过将铜扩散锡层的厚度控制在镀锡层总厚度的55％以上，就不会生成引起布线图之间短路发生原因的15μm以上长晶须。而且，一般认为将会生长成15μm以上长晶须的、长度超过5μm晶须的累计个数、长度超过10μm晶须的累计个数，也在铜扩散锡层的厚度为55％以下时，变得非常多。另外，铜扩散锡层的厚度即使超过99％，也不生成上述的长晶须，但如表1所示，短晶须的生成个数有变多的倾向。
图1为表示，成为短路原因的长15μm以上晶须的生成个数、与铜扩散锡层的厚度比之间的关系，以及，长度超过5μm晶须的累计个数和长度超过10μm晶须的累计个数、与铜扩散锡层的厚度比之间关系的坐标图。
从图1可看出，在全部镀锡层中，铜扩散锡层的厚度比为55％以上的区域中，几乎没有观察到15μm以上的晶须，关于长晶须的生成，很明显，铜扩散锡层的厚度比55％具有临界意义。另外在上述实施例以及比较例中，为了明确表示由于镀锡层中的铜扩散锡层和纯锡层的厚度比例而导致的晶须生成状况，将镀锡层的总厚度固定为0.42μm，通过改变其中的铜扩散锡层和纯锡层的厚度比例，而表示晶须的生成状况。但即使适当改变镀锡层中的总厚度，也可通过铜扩散锡层和纯锡层的厚度比例，而能得到与上述同样的效果。
权利要求
1.一种晶须生成被抑制的覆铜，其特征为，由铜基材或铜合金基材、在该基材表面所形成的铜扩散锡层、以及在该铜扩散锡层表面所形成的纯锡层组成，该铜扩散锡层的厚度为，铜扩散锡层与纯锡层总厚度的55％以上。
2.如权利要求1所述的覆铜，其特征为，上述铜扩散锡层和纯锡层的总厚度在0.2～1.0μm的范围内。
3.如权利要求1所述的覆铜，其特征为，上述覆铜是绝缘基板上所形成的布线图。
4.如权利要求1所述的覆铜，其特征为，在上述铜基材或铜合金基材表面所形成的铜扩散锡层，沿厚度方向具有基材一侧的铜浓度高，纯锡层一侧铜浓度低的连续性浓度梯度。
5.如权利要求1所述的覆铜，其特征为，通过镀法形成上述铜扩散锡层和纯锡层。
6.一种抑制晶须生成的方法，其特征为，在铜基材或铜合金基材上形成铜扩散锡层，在该铜扩散锡层表面形成纯锡层，将该铜扩散锡层的厚度，制成铜扩散锡层与纯锡层总厚度的55％以上。
7.如权利要求6所述的抑制晶须生成的方法，其特征为，上述铜扩散锡层和纯锡层的总厚度在0.2～1.0μm的范围内。
8.如权利要求6所述的抑制晶须生成的方法，其特征为，在上述铜基材或铜合金基材表面所形成的铜扩散锡层，沿厚度方向具有基材一侧的铜浓度高，纯锡层一侧铜浓度低的连续性浓度梯度。
9.如权利要求6所述的抑制晶须生成的方法，其特征为，通过镀法形成上述铜扩散锡层和纯锡层。
10.一种印刷电路板，具有形成在绝缘薄膜上的布线图，其特征为，该布线图由铜基材或铜合金基材、在该基材表面所形成的铜扩散锡层、以及在该铜扩散锡层表面所形成的纯锡层组成，该铜扩散锡层的厚度为，铜扩散锡层与纯锡层总厚度的55％以上。
11.如权利要求10所述的印刷电路板，其特征为，上述铜扩散锡层和纯锡层的总厚度在0.2～1.0μm的范围内。
12.如权利要求10所述的印刷电路板，其特征为，在上述铜基材或铜合金基材表面所形成的铜扩散锡层，沿厚度方向具有基材一侧的铜浓度高，纯锡层一侧铜浓度低的连续性浓度梯度。
13.如权利要求10所述的印刷电路板，其特征为，通过镀法形成上述铜扩散锡层和纯锡层。
14.一种半导体装置，其特征为，在上述权利要求10～13任意一项所述的印刷电路板上，安装有电子器件。
全文摘要
本发明所提供的晶须生成被抑制的覆铜的特征为，由铜基材或铜合金基材、该基材表面所形成的铜扩散锡层、以及该铜扩散锡层表面所形成的纯锡层组成，该铜扩散锡层的厚度为，铜扩散锡层与纯锡层总厚度的55％以上；本发明还提供，布线图为铜基材或铜合金基材的印刷电路板以及半导体装置。根据本发明，能抑制引起短路之原因的15μm以上的长晶须的生成。
文档编号C25D7/00GK1989272SQ20058002438
公开日2007年6月27日 申请日期2005年6月16日 优先权日2004年7月21日
发明者藤井延朗 申请人:三井金属矿业株式会社