具有信号转发器的多级数据处理器的制作方法

专利名称：具有信号转发器的多级数据处理器的制作方法
具有信号转发器的多级数据处理器
背景技术：
本发明涉及多级数据处理器。
为了测试电子设备，具体为提供数字电输出信号的集成电子电路，测 试或者激励信号被提供给被测试设备的输入，并且被测试设备的响应信号 由自动测试设备进行评价，例如通过与预期数据进行比较来进行评价。这 样的自动测试设备已经包括特定测试功能，也就是说测试设备可以执行的 测试功能或者例程。这种测试功能可以以可执行软件代码的形式并入测试 设备中。
这样的测试设备可以用作包括以菊花链方式连接至中央控制单元的多 个测试级的多级数据处理器，其中每个测试级可以耦合至多个被指定的被 测试设备。通过采用这种措施，可以同时测试多个被测试设备，例如使用
64个测试级测试256个被测试设备。
在这样的情形中，随着同时测试多个被测试设备的需求的增加，预见 到经由针对每个测试级分别提供的各个测试线施加的大量测试信号，这可 能产生大量的硬件和软件工作量。
因此，多个激励信号被单独地并且分别地施加给每个处理级，从而为 每个处理级提供多个相应的指定激励信号。

发明内容
本发明的一个目的是提供一种有效的多级数据处理器。该目的由独立 权利要求解决。进一步的实施例通过从属权利要求示出。
根据本发明的一个示例性实施例，被提供的信号处理设备包含多个处 理级以及至少一个信号再调整单元，多个处理级的每一个被用于向将要耦 合至多个处理级中各自的一个处理级的至少一个被检测项的每一个施加输 入信号，至少一个信号再调整单元的每一个被用于再调整多个处理级的在
前一个和多个处理级的随后一个之间的信号路径上的输入信号。
根据另一个示例性实施例，提供了一种测试装置和一种信号处理设 备，所述测试装置包含输入信号生成单元，该输入信号生成单元用于生成 与由测试装置执行的测试有关的输入信号，所述信号处理设备具有上面所 述的特征，用于处理生成的输入信号并且用于基于输入信号而生成表示执 行测试的结果的输出信号。
根据又一个示例性实施例，提供了一种信号处理方法，该方法包含-向将要耦合至多个处理级中各自的一个处理级的至少一个被检测项的每一 个施加输入信号，并且再调整多个处理级的在前一个和多个处理级的随后 一个之间的信号路径上的输入信号。
根据又一个示例性实施例，提供了一种计算机可读介质，在该计算机 可读介质中存储有信号处理的计算机程序，该计算机程序在被处理器执行 时用来控制或者执行上述方法。
根据另外的示例性实施例，提供了一种信号处理的程序单元，该程序 单元在被处理器执行时用来控制或者执行上述方法。
本发明的实施例可以部分地或者整体地由一个或多个合适的软件程序 来包含或者支持，这些软件程序可以存储在任何种类的数据载体上或者由 任何种类的数据载体提供，并且这些软件程序可以在任何合适的数据处理 单元中被执行或者由任何合适的数据处理单元来执行。软件程序或者例程 能够更好地应用于信号处理。根据本发明一个实施例的信号刷新体系结构 可以由计算机程序(即由软件)或者由一个或多个专用电子优化电路(即 以硬件)或者以混合形式(即以软件组件和硬件组件的方式)来实现。
根据一个示例性实施例，在这样的多级处理器中，特别是用于测试被 测试设备的多级处理器中，输入或者激励信号可以共同提供给部分或者所 有处理级。换言之，这样的输入或者激励信号被提供给其中该信号可以分 布在耦合的被测试设备之间的级。在己经为该级的被测试设备提供输入信 号后，输入信号可以由类似转发器单元的信号再调整单元刷新，并且可以 提供给下一个处理级，等等。
通过这样的信号分布体系结构(其可能类似于菊花链结构并且可以被
表示为信号再调整扇出体系结构)，可以显著地减少用于为被测试设备提
供激励信号的连接引脚和传输线的数目。通过N表示驱动数据输入信号的 数目并且通过M表示预期/掩蔽数据信号的数目，仅仅N+M个共同输入 信号必须提供给这样的系统，并且这些输入信号可以均匀地分布在每个处 理级的DUT (被测试设备)之间。在P个处理级的情况中，其可以将连接 引脚和传输线的数目从传统的(N+M) XP个减少至必要的N+M个。
这可以使得显著降低硬件和/或软件组件的复杂度。因此，这样的菊花 链和/或扇出结构可以减少成本和尺寸以及测试时间。
再调整单元(例如信号转发器或者刷新单元)可以具有使衰减的输入 信号(例如由于电阻损耗而被衰减)恢复至它的原始振幅水平，通过平滑 输入信号来消除信号失真(例如由在传输期间作用于信号的感应所导致) 和/或通过执行其它方法以使输入信号恢复或者回复至具有和原始输入信号 尽可能接近的属性的能力。
这样的体系结构可以方便地应用在用于测试被测试设备(例如用于测 试半导体产品，具体是集成电路，更加具体的是如DRAM的存储设备产 品)的测试设备中。为了测试这样的设备，多个测试序列可以应用至 DRAM产品并且作为被测试设备的DRAM产品的响应信号被评价。作为 应用这样的测试信号的结果，被测试设备可以返回表示被测试设备的功能 以及如此的质量的一个或多个通过/失败信号。
根据一个示例性实施例，这样的多个响应信号可以在被返回至中央控 制单元之前在每个处理级中被预处理。在这样的情况下，可以基于多个通 过/失败信号生成针对处理级中的每个DUT的单个通过/失败信号，单个通 过/失败信号携带着该DUT已经通过或者未能通过测试的信息。
此外，定时信号可以施加给这样的测试装置的各个处理级。根据本发 明的一个示例性实施例，这样的定时信息可以针对每个处理级被单独地提 供，并且可以被扇出至被指定给特定处理级的各个被测试设备。这样的定 时信号可以本地生成，即，在IC中(芯片中)。
这样的体系结构可以允许实现对被测试设备的经济型测试并且可以以 低成本测试大量的被测试设备。
对这样的电子产品执行的测试的示例是可以测试由这样的集成电路提
供的电源电压VDD的所谓DC测试。对于I/0测试，可以通过施加信号特 别是改变电流信号来测试I/0引脚。核心测试(core test)可以允许测试例 如存储器设备的5亿个场效应晶体管(MOSFET)的每一个或者一部分。 在此情况下，根据预定方案或者测试例程，信息可以被写入、读出以及再 写入单个存储器设备或者存储器设备组。
当这样的多个测试项在执行复杂测试例程期间被测试时，应用分区体 系结构从而在测试系统的不同部分之间分割测试资源可能是合适的。当这 样的测试装置的不同单元提供针对整个测试功能的不同(例如互补的)贡 献时，则可以将两个或者多个这样的单元有利地组合在一起。例如，测试 的第一部分可以由第一测试单元执行并且测试的第二部分可以由第二测试 单元执行。当测试单元的功能或者测试资源在测试单元之间被划分时，每 个测试单元能够以相对较低的成本被制造，并且测试单元能够联合操作， 从而适当地保持测试时间和测试成本较小。
因此，测试功能可以在多个测试单元之间被划分。这样的体系结构还 可以增加并行性程度，从而可以增加整个测试系统的吞吐量和生产力。通 过划分这样的"双插入"(dual insertion)系统的功能以提供高速执行的 测试(不仅以低速)，测试系统的性能可以被提高。"高速"可以特别地 表示存储器测试按照基本等于存储器设备在正常使用期间将会运行的速度 的速度而被执行。
本发明的示例性实施例可以应用在具有类似于例如安捷伦科技的 93000测试设备的结构的测试设备中。利用所说明的对这样的测试装置的 改进，可以同时测试256个或者甚至512个被测试设备("站点")。
利用"菊花链"信号提供方案，由中央控制单元提供给第一处理级的 输入信号可以在该处理级中被扇出至所有耦合的被测试设备(例如四 个)。在已经刷新这些输入信号之后，刷新后的输入信号可以被提供给第 二处理级，等等。对于根据菊花链体系结构连接的64个处理级的体系结 构(每个处理级能够测试四个DUT),可以至少部分地并行测试256个分 支(sides)。这样的测试例程可以包含"取样"(一个级的DUT) —刷新
(使用转发器的输入信号) 一 "转发"(即将激励信号提供给下一级)的 步骤。
根据本发明的一个示例性实施例，测试信号和比较信号从IC测试控
制单元经由例如40个引脚被提供给第一处理级，第一处理级接着将这些 信号扇出至所连接的例如四个DUT。这些信号在进入第二测试级之前通过 转发器被进一步引导(guide)，在第二测试级中相同的测试和比较信号再 次被扇出至所连接的DUT。这可以被重复例如64次。因此，提供N+M 个信号以替代(N+M) X64X4个信号是足够的，这是菊花链和扇出体系 结构的结果。
根据另一个示例性实施例，响应于施加至DUT的激励信号而在每个 DUT的输出端提供的Q个通过/失败信号可以在每个处理级被预处理，从 而使单个通过/失败信号可以被发回至中央控制设备。该单个通过/失败信 号可以包括DUT己经通过测试(例如逻辑值为"1")或者没有通过测试 (例如逻辑值为"0")的信息。利用这样的体系结构，可以将全部响应 信号的数目减少至DUT的数目。
根据另一个示例性实施例，可以针对每个处理级被单独提供的定时基 准(在图1中表示为Ll、 L2，…，LP)可以针对处理级的所有DUT被共 同提供。即，当处理级被提供有单独的定时信号或者定时基准时，这些定 时信号或者定时基准可以由处理级扇出至指定的DUT。这种涉及定时信号 的扇出体系结构可以以等于每个处理级的DUT的数目的系数来减少定时 信号。这样的定时信号可以包括时钟信号、选通信号等等。
接下来，将描述本发明的其它示例性实施例。在下面，将说明信号处 理设备的其它示例性实施例。然而，这些实施例还适用于测试装置、信号 处理方法、计算机可读介质和程序单元。
多个处理级可以按照如下方式相互耦合输入信号可以作为共同的输 入信号被施加给多个处理级的每一个。这样的体系结构可以用于根据菊花 链耦合处理级。
该设备还可以包含用于生成输入信号的输入信号生成单元。这样的输 入信号生成单元可以是用于控制整个数据处理系统的中央控制设备的一部
分。
输入信号生成单元可以用于生成单个输入信号或者多个输入信号，典
型的是40个。这样的共同输入信号可以包括用于激励被测试电子设备生 成输出信号的驱动信号，并且可以包括比较信号，比较信号用于作为基础 与输出信号进行比较，以判断(预期)比较信号和(实际)输出信号之间 的偏离是足够小以至于接受DUT，还是偏离很大以致于必需拒绝DUT。
输入信号生成单元可以经由用以承载将要被提供给多个处理级的每一 个的输入信号的至少一个电线或者传输线而耦合至多个处理级。通过采用 这种措施，可以以等于处理级的数目的系数来减少需要用来向多个处理级 提供输入信号的(有线或者无线)线路或者电线的数后。
输入信号生成单元可以按照如下的方式耦合至多个处理级多个处理 级的第一个和输入信号生成单元之间的信号路径中没有信号再调整单元。 因此，输入信号可以直接提供给第一处理级，而在它们之间没有任何中间 器件。
然而，输入信号生成单元可以用于生成输入信号作为用于执行测试的 激励信号，该测试用于测试耦合至或者将要耦合至多个处理级中的至少一 个的至少一个被测试项。因此，数据处理设备可以被用作为测试设备，并 且输入信号可以定义测试序列。
该设备可以包含针对多个处理级的每一个的至少一个被测试项。因 此，提供了一种等级结构，该等级结构具有(单个)中央控制器件，由该 中央控制器件控制的多个处理级，以及针对每个处理级的一个或多个被测 试项。然而，输入信号分布体系结构可以与这样的纯等级结构不同，并且 可以引入不同级之间的交叉耦合以使输入信号提供更加有效。
至少一部分被测试项可以是被测试设备(DUT)。这样的被测试设备 可以是存储器设备、逻辑设备、电路、集成电路、处理器、片上系统或者 混合电路。更为普遍的，任何电子产品都可以由根据本发明的示例性实施 例的数据处理系统测试。然而，本发明的体系结构对于存储器测试，更加 具体地对于DRAM测试有特别的优势。
多个处理级中的至少一部分可以按照菊花链而相互耦合。这是一种耦
合多个处理级的经济的方式，从而减少用于提供激励或者测试信号的电线 的数量。
至少一个信号再调整单元中的至少一部分可以是转发器单元。这样的 转发器单元可以在信号已经离开一个处理级之后并且在进入下一级之前刷 新该信号。因此，这还可以为排列在接近菊花链的尾端位置的处理级保证 清楚的和有意义的信号，从而提高测试的可靠性。术语"转发器"可以表 示接收弱输入信号并且对所接收的输入信号进行放大并转播或者"转发" 从而可以实现更远距离的信号接收的通信设备。这样的系统可以被用来提 高集中式的输入信号分布。在本发明的示例性实施例的情况中，转发器设 备可以被使用在信道中以放大或者再生成输入信号。
多个处理级中的至少一部分可以用来从各自的指定的至少一个被测试 项的每一个接收多个响应信号，这些响应信号响应于施加给各自的被指定 的至少一个被测试项的每一个的输入信号。这样的响应信号可以包括至少 一部分被测试设备正常工作(即，已经通过测试)或者没有正常工作 (即，没有通过测试)的信息。
特别地，多个处理级的每一个可以用来基于分别被指定的至少一个被 测试项的每一个的多个响应信号生成数目减少的响应信号。因此，在将信 号传输回中央控制器件之前，输出信号的数目可以减少至更少的数目，例
如， 一个输出信号。这样的数目减少的输出信号对于指示DUT是否已经 通过测试是有意义的，并且可以减少信号流量。这还可以减少在中央控制 器件、多个处理级和被测试设备之间传输信号所需的电线或者传输路径的 数目。
多个处理级中的至少一部分可以用来将输入信号扇出至分别被指定的 至少一个被测试项的每一个。同一组信号可以被提供给连接至单个处理级 的被测试项的每一个，从而进一步减小测试系统的复杂度。
而且，该设备可以包含定时信号生成单元，定时信号生成单元用于生 成定时信号并且用于向多个处理级的每一个提供该定时信号，以定时多个 处理级的每一个的信号处理。这样的定时信号可以使测试例程同步并且可 以包括类似于时钟、选通等等的信息。
多个处理级中的至少一部分可以用来将定时信号扇出至分别被指定的 至少一个被测试项的每一个。采用这种措施还可以减少被包括特别用于将 一个处理级内的信号分发至多个被指定的被测试设备的电线的数目。
在下面，将说明测试装置的其它示例性实施例。然而，这些实施例还 适用于信号处理设备、信号处理方法、程序单元和计算机可读介质。
测试装置可以包含以下设备中的至少一个用于测试被测试设备或者 物质的测试设备，用于测试被测试存储器设备的存储器测试设备，用于化 学、生物和/或医药分析的设备，用于分离液体的组分的液体分离系统，毛 细管电泳设备，液相色谱设备，气相色谱设备，电子测试设备，和质谱设 备。
特别地，本发明的实施例可以特别地应用至包括等级结构并且包括需 要有效地分发信号的任何分析或者测试系统。
测试装置可以包含用于执行测试的第一部分的第一测试单元并且可以 包含用于执行测试的第二部分的第二测试单元。第一测试单元的至少一部 分性能可以不包括在第二测试单元的性能内和/或第二测试单元的至少一部 分性能可以不包括在第一测试单元的性能内。因此，测试装置的两个部分 可以相互补充或者辅助从而联合地提供必要的测试功能。这可以将用于构 造每个测试单元的工作量减少到最小，从而能够提供廉价的测试装置。


通过参考下面结合附图对实施例所做的更加详细的描述，将会容易地 认识并且更好地理解本发明实施例的其它目的和许多附带优点。实质上或 者功能上相同或者相似的特征将由相同的附图标记表示。
图1示出了根据本发明的示例性实施例的包含信号处理设备的测试装置。
图2示出了测试装置的两个测试单元。
图3示出了根据本发明的示例性实施例的测试装置的两个测试单元。
图4示出了根据本发明的示例性实施例的测试装置的概况。 图5示出了图4的测试装置的细节。
图6示出了根据本发明的示例性实施例的测试装置的失败信号生成部分。
图7示出了根据本发明的示例性实施例的测试装置的定时信号。 附图中的说明是示意性的。
具体实施例方式
下面将参考图1说明根据本发明的示例性实施例的测试装置100。 测试装置100主要包含两个部分，即中央控制单元101和数据处理设 备102。
中央控制单元101包括输入信号生成部103，输入信号生成部103用 于生成与由测试装置100执行的测试有关的N+M个输入信号(即N个驱 动信号和M个比较信号)。这些输入信号经由输入信号供应线104被提供 给信号处理设备102。
信号处理设备102用于处理经由输入信号供应线104传输的已生成的 输入信号，并且生成可以提供给中央控制单元101的后处理单元105的输 出信号。
信号处理设备102由P个级形成，其中P可以是64。第一级106在图 l中被详细示出。其它级107，…，108示出在图1中，但出于简化的原因 没有被详细说明。
多个处理级106至108的每一个被用于向所连接的被测试设备109施 加输入信号。在图1的实施例中，四个被测试设备109耦合至处理级106 至108的每一个。更为普遍的，被测试设备109的数目可以被表示为K (在图1的实施例中K=4)。因此，对于图1的结构，KXP个站点可以 被处理。根据示例性实施例，P = 64并且K=4，因此对于图1的结构， 256个站点可以被测试。被测试设备109可以是在被投入市场要卖给消费 者之前必需对其功能进行测试的已经制造好的DRAM存储器设备产品。
从图l可以看出，处理级106包含扇出单元110，扇出单元110接收 由输入信号生成单元103生成的N+M个输入信号作为输入。此外，Ll个 定时信号或者定时基准经由定时信号供应线130从中央控制单元101的定
时信号生成单元111被提供给处理级106的扇出单元110。
作为用于执行测试被测试设备109的测试的激励和定时/同步信号的N + M+L1个信号以扇出体系结构被提供给每个被测试设备109。更具体 地，扇出单元IIO基于N个驱动信号和Ll个定时基准生成N'个时控驱 动信号。此外，扇出单元110基于M个比较信号和Ll个定时基准生成 M'个时控比较信号。N'个时控驱动信号经由线113被提供给被测试设 备109并且在那里被处理，并且响应于这些信号的施加，Q个响应信号由 每个DUT 109生成并且被传输至响应信号预处理单元112。响应信号预处 理单元112被指定给单个处理级106并且通过对Q个响应信号和经由线 114提供给预处理单元112的M'个时控比较信号的比较来预处理Q个响 应信号。在Q个信号中，被测试设备109的功能是否被接受的信息被编 码。这种信息可以针对被测试设备109的不同部分而被编码在每组Q个信 号中。响应信号预处理单元112从每组Q个信号生成单个响应信号，其中 针对每个被测试设备109的单独的单个响应信号R11、 R12、 R13、 R14表 示该特定的被测试设备109是否已经通过测试。该响应信号被传输回定时 信号生成单元111并且可以被中央控制单元101的响应信号后处理单元 105进一步处理。
N'个测试信号经由测试信号供应线113被提供给被测试设备109。 承载Q个响应信号的线路被表示为第一响应线114。承载单个响应信号的 线路被表示为第二响应线131。
返回至系统100的更总体的体系结构，在N+M个信号已经被传输至 扇出单元110之后，这些信号不仅经由线113被提供给级106的DUT 109，而且还被提供给输入信号转发线115。输入信号转发线115连接至转 发器116,转发器116再调整、再生成或者刷新N+M个输入信号并且将 这些N+M个经刷新的输入信号传输至下一个处理级107。因此，处理级 106至108按照可以使得不必要向处理级106至108的每一个分别提供N +M个信号的某种菊花链而彼此连接。对照于此，N+M个共同的供应线 104是足够的。
从图1可以看出，级106至108的每一个具有指定的定时信号生成单
元111，提供级特定的定时基准Ll、 L2,…，LP。相应地，响应信号 Rll、 R12、 R13、 R14，响应信号R21、 R22、 R23、 R24，…，响应信号 RP1、 RP2、 RP3、 RP4被传输回单独的定时信号生成单元111。
这样的体系结构可以应用在安捷伦科技的93000高速存储器(HSM) 系列装置中。
当测试电子设备，尤其是高速存储器时，可以应用类似连续测试、存 储器核心测试(包括保持测试、长周期测试，各种模式类型可以被应用， 该测试可以被执行5 — 10分钟并且不随I/O速度增减)的测试，并且可以 应用存储器核心访问测试(其中，各种模式类型可以被应用，测试可以随 着I/0速度而增减，其一般可以在低速的旧测试器上完成，并且核心可以 通过测试模式来访问)。要被执行的其它测试包括连续测试、DC测试、 1/0测试(其中，类似"逻辑向量"的i/o参数可以被执行，并且该测试可 以持续接近6秒)。存储器核心访问测试可以被执行，其中各种模式类型 可以被应用，速度分级(speed binning)、两到三分钟的测试时间是可能 的，该测试可以随I/O速度线性地增减，并且存在快速完成的需求。典型 地，这种测试还可以在自动测试设备(ATE)的前沿(leading edge)完 成。
在这样的情形中，本发明的实施例涉及关于怎样能够更加经济地完成 高速1/0和核心访问测试的问题。为了这个目的，特别针对下一代DRAM (例如根据双倍数据速率3的DRAM， DDR3)，可以执行测试内容和扇 出选项(fan out option)的分离。
图2示出了第一测试单元201和第二测试单元202被提供的测试装置 200的方案。单元201、 202的每一个的测试头由附图标记203表示并且处 理器由附图标记204表示。如以矩形205的形式所示，预知到在测试单元 201、 202的每一个中都有测试功能项Tl至Tn，也就是说部分冗余。当测 试的一部分通过使用第一测试单元201来执行并且测试的另一部分通过使 用第二测试单元202来执行时，测试单元201和202中冗余的测试资源是 低效的。
图3示出了包含第一测试单元301和第二测试单元302的根据本发明
示例性实施例的测试装置300。
在图3中示意性地示出扇出模块303。此外，图3示出第一测试单元 301仅仅实现包括执行测试特征Tl至Tm而不执行测试特征Tm+1至Tn 的性能的测试功能304。然而，另一方面，第二测试单元302仅仅实现执 行测试特征Tm+1至Tn而不执行测试特征Tl至Tm的性能。这示意性地 表示为矩形305。
在图3示出的实施例中，分离的1/0和扇出核心被提供，并且可以进 行测试内容的划分。通过采用这种措施，可以更加有效地使用测试资源。
特别地，第一测试单元301可以实现连续测试、DC测试、I/O测试 (例如持续6秒钟)、16个站点的测试(4.0千兆比特/秒)以及16个站点 的测试(3.6千兆比特/秒)的功能。另一方面，第二测试单元302实现连 续测试、存储器核心访问测试(2分钟)、256个站点(4.0千兆比特/秒) 以及处理器。测试装置300的整体成本可以小于测试装置200。
测试特征Tl至Tm包括连续测试、DC测试、I/O测试以及处理器。 测试特征Tm+1至Tn包括连续测试、存储器核心访问测试以及处理器。 测试特征Tl至Tm不包括其中的存储器核心测试。测试特征Tm+1至Tn 不包括其中的I/0测试。
如图3中附图标记306所示，集成的自动前馈功能可以应用在系统 300中。因此，第一测试单元301的模块204和第二测试单元302的模块 204可以不严格相互分离地被提供。对照于此，它们可以被功能性地耦 接。在这种情况下，第一测试单元301的模块204可以将测试结果提供至 第二测试单元302的模块204。而且，第一测试单元301的模块204可以 为第二测试单元302的模块204提供可以允许自动进行数据记录和/或速度 分级(用于分类系统300至属于特定速度级别)的设备资源。
图4示意性地示出了根据本发明的示例性实施例的测试装置400，其 类似于安捷伦科技的93000 HSM系列。
该系统包括HSM系列系统单元401， HSM系列系统单元401经由线 缆402和支撑403连接至充满HSM 2200 (即测试序列)和DPS卡(即电 流源)的测试头404。图1或者图5中示出的体系结构可以应用在这样的
测试头404中。特别地，16x站点执行装置可以提供在测试头404中。主
动扇出模块被提供在测试头404中。
图5示出了根据本发明的示例性实施例的测试装置500的一部分。
图5的体系结构类似于图1的体系结构。第一处理级106被详细示
出，而第二处理级107被示意性地示出。此外，中央控制器件101的某些
部分被更加详细地示出。此外，水冷和电源单元501以及DUT能源供应
单元502被示出。
图6示出了将要被解释以说明单个DUT 109的通过/失败信号如何在 如图1或者图5中所示的系统中被处理的电路图600。
这样的每个站点比较的体系结构考虑了捕获失败信息的需求以及允许 在用于调试任务的"工程模式"中进行切换的需求。
这样的系统的一个方面是ATE使用转发器116向扇出IC 106至108 发送"预期数据"。局部地，每个站点比较被执行。单个引脚被用来报告 每个站点的失败(以及连续测试)。这允许高速地捕获失败周期/地址。这 还允许以周期为基础进行掩蔽(masking)。单个引脚可以被选择或者结果 可以被组合。
来自DUT 109的信号601与选通信号602 —块被处理。在比较单元 603、 604中，相应的DUT 109信号601与预期数据605进行比较。逻辑单 元606可以根据逻辑或组合来选择引脚或者处理输入信号。输出信号607 可以作为失败信号在每个站点提供并且可以提供给ATE引脚。 图7示出了示出关于设备定时的细节的定时图700。 核心测试可能需要用于DUT的内部定时的低抖动(low-jitter)时钟、 用于安全锁存(ensured latching)的保存t—setup/hold定时、保存选通和 Fmax测试、速度分级。定时由测试器根据l皮秒分辨率生成(l个选通、 2个驱动时钟、1个重定时时钟)。扇出IC可以提供"本地资源同步" DQ/DQS。原始(raw)延迟可以仅仅针对"静态抗扭斜(static de-skew) "(路径延迟)提供。接近20皮秒的"门延迟"分辨率是可能 的。这种设备支持本地时钟方案，例如资源同步、嵌入式时钟或者时钟转 发。
参考图7的示图，延迟tRoc、 tcL必需被考虑。频率可以是133 MHz， 突发(burst)长度可以是8。
根据示例性实施例，提供了一种用以分配算法图形产生器 (Algorithmic Pattern Generator, AGP)数据的菊花链转发结构。每个站 点，可以对"预期数据"和"DUT响应数据"进行比较。根据测试器时钟 的扇出和本地重定时可以被执行(由于转发器延迟，其在每个站点不一 样)以保持扇出为"静态延迟"。
此外，可以将1/0和核心访问划分为不同的有序测试部分。
应当注意术语"包含"没有排除其它部件或者特征，并且"一个"没 有排除多个。同样，结合不同实施例描述的部件可以被组合。还应当注意 权利要求中的附图标记不构成对权利要求范围的限制。
权利要求
1. 一种信号处理设备(102)，包含多个处理级(106至108)，所述多个处理级(106至108)的每一个被用于向将要耦合至该多个处理级(106至108)中各自的一个处理级的至少一个被测试项(109)的每一个施加输入信号；至少一个信号再调整单元(116)，所述至少一个信号再调整单元(116)的每一个被用于再调整所述多个处理级的在前一个(106)和所述多个处理级的随后一个(107)之间的信号路径上的输入信号。
2. 如权利要求1所述的设备(102)，其中，所述多个处理级(106至108)按照以下方式相互耦合所述 输入信号可作为共同输入信号施加给所述多个处理级(106至108)中的 至少两个。
3. 如权利要求1或者上述权利要求的任意一个所述的设备(102)， 其中，所述多个处理级(106至108)按照以下方式相互耦合多个输入信号可作为共同输入信号施加给所述多个处理级(106至108)中的 至少两个。
4. 如权利要求1或者上述权利要求的任意一个所述的设备(102)， 包含用于生成所述输入信号的输入信号生成单元(103)。
5. 如权利要求4所述的设备(102)，其中，所述输入信号生成单元(103)被用于生成多个输入信号。
6. 如权利要求4或者上述权利要求的任意一个所述的设备(102)， 其中，所述输入信号生成单元(103)经由至少一个共同电线(104)而耦合至所述多个处理级(106至108)中的至少两个，所述至少一个共 同电线(104)承载着将要提供给所述多个处理级(106至108)中的所述 至少两个的输入信号。
7. 如权利要求4或者上述权利要求的任意一个所述的设备(102)， 其中，所述多个处理级的第一个(106)和所述输入信号生成单元(103)之间的信号路径中没有信号再调整单元(116)，从而所述输入信号可直接从所述输入信号生成单元(103)施加给所述多个处理级的所述 第一个(106)。
8. 如权利要求4或者上述权利要求的任意一个所述的设备(102)， 其中，所述输入信号生成单元(103)用于生成所述输入信号作为用于执行测试的激励信号，所述测试用于测试耦合至或将要耦合至所述多个 处理级(106至108)中的至少一个的至少一个被测试项(109)。
9. 如权利要求1或者上述权利要求的任意一个所述的设备(102)， 包含针对所述多个处理级(106至108)中的至少两个的各自的至少一个被测试项(109)。
10. 如权利要求9所述的设备(102)，其中，至少一部分被测试项(109)是被测试设备。
11. 如权利要求9或者上述权利要求的任意一个所述的设备(102)， 其中，至少一部分被测试项(109)是被测试存储器设备。
12. 如权利要求1或者上述权利要求的任意一个所述的设备(102)， 其中所述多个处理级(106至108)中的至少一部分按照菊花链而相互稱合o
13. 如权利要求1或者上述权利要求的任意一个所述的设备(102)， 其中，所述至少一个信号再调整单元(116)中的至少一部分是转发器单元。
14. 如权利要求1或者上述权利要求的任意一个所述的设备(102)， 其中，所述多个处理级(106至108)中的至少一部分被用来接收来自分别被指定的至少一个被测试项(109)的每一个的多个响应信号，这 些响应信号响应于施加给分别被指定的至少一个被测试项(109)的每一 个的输入信号。
15. 如权利要求14所述的设备(102)，其中，所述多个处理级(106至108)中的至少一部分被用来基于分 别被指定的至少一个被测试项(109)的每一个的多个响应信号生成数目 减少的响应信号。
16. 如权利要求15所述的设备(102)， 其中，所述数目减少的响应信号表示测试分别被指定的至少一个被测试项(109)的测试结果。
17. 如权利要求15或者上述权利要求的任意一个所述的设备(102)， 其中，所述数目减少的响应信号是一个。
18. 如权利要求1或者上述权利要求的任意一个所述的设备(102)， 其中，所述多个处理级(106至108)中的至少一部分被用来将输入信号扇出至分别被指定的至少一个被测试项(109)中的至少两个。
19. 如权利要求1或者上述权利要求的任意一个所述的设备(102)， 包含定时信号生成单元(111)，所述定时信号生成单元(111)用于生成定时信号并且用于向所述多个处理级(106至108)中的至少两个提 供该定时信号，以对所述多个处理级(106至108)中的所述至少两个的 信号处理进行定时。
20. 如权利要求19所述的设备(102)，其中，所述多个处理级(106至108)中的至少两个被用来将所述定 时信号扇出至分别被指定的至少一个被测试项(109)中的至少两个。
21. —种测试装置(100)，所述测试装置(100)包含 输入信号生成单元(103)，用于生成与由该测试装置(100)执行的测试有关的输入信号;权利要求1或者上述权利要求的任意一个所述的信号处理设备 (102)，用于处理生成的输入信号并且用于基于所述输入信号而生成表 示执行测试的结果的输出信号。
22. 如权利要求21所述的测试装置(100)，包含以下设备中的至少一个用于测试被测试设备或者物质的测试设 备，用于测试被测试存储器设备或者物质的存储器测试设备，用于化学、 生物和/或医药分析的设备，用于分离液体的组分的液体分离系统，毛细管 电泳设备，液相色谱设备，气相色谱设备，电子测试设备和质谱设备。
23. 如权利要求21或者上述权利要求的任意一个所述的测试装置 (300),其中，所述测试装置(300)包含用于执行测试的第一部分的第一测 试单元(301);其中，所述测试装置(300)包含用于执行所述测试的第二部分的第 二测试单元(302);其中，所述第一测试单元(301)的至少一部分测试功能不包括在所 述第二测试单元(302)的测试功能中和/或其中所述第二测试单元(302) 的至少一部分测试功能不包括在所述第一测试单元(301)的测试功能 中。
24. 如权利要求23所述的测试装置(300)，其中，所述第一测试单元(301)耦合(306)至所述第二测试单元 (302)，以提供自动前馈功能。
25. —种信号处理方法，包含施加输入信号至将要耦合至多个处理级(106至108)中各自的一个 处理级的至少一个被测试项(109);再调整所述多个处理级的在前一个(106)和所述多个处理级的随后 一个(107)之间的信号路径上的输入信号。
26. —种计算机可读介质，在该计算机可读介质中存储有信号处理的 计算机程序，该计算机程序在被处理器(101)执行时用来控制或者执行 具有以下步骤的方法施加输入信号至将要耦合至多个处理级(106至108)中各自的一个 处理级的至少一个被测试项(109);再调整所述多个处理级的在前一个(106)和所述多个处理级的随后 一个(102)之间的信号路径上的输入信号。
27. —种信号处理的程序单元，该程序单元在被处理器(101)执行时 用来控制或者执行具有以下步骤的方法施加输入信号至将要耦合至多个处理级(106至108)中各自的一个 处理级的至少一个被测试项(109);再调整所述多个处理级的在前一个(106)和所述多个处理级的随后 一个(102)之间的信号路径上的输入信号。
全文摘要
信号处理设备(102)包含多个处理级(106至108)和至少一个信号再调整单元(116)，多个处理级(106至108)的每一个被用于向将要耦合至该多个处理级(106至108)中各自的一个处理级的至少一个被测试项(109)的每一个施加输入信号，至少一个信号再调整单元(116)被用于再调整多个处理级的在前一个(106)和多个处理级的随后一个(107)之间的信号路径上的输入信号。
文档编号G01R31/28GK101384917SQ200680046269
公开日2009年3月11日 申请日期2006年2月7日 优先权日2006年2月7日
发明者于尔根·赛瑞尔 申请人:惠瑞捷(新加坡)私人有限公司