专利名称：集成电路封装以及用于制造具有两个带有为测试该封装而可直接访问的该晶片的集成电 ...的制作方法
技术领域：
本发明涉及集成电路封装，具体地说，涉及包括两个互连晶片的集成电 路封装，这两个晶片分别具有可直接访问的输入、输出端子，并且本发明还 涉及用于制造这种集成电路封装的方法，该集成电路封装具有两个晶片，这 两个晶片分别具有为测试该集成电路封装可直接访问的晶片的集成电路的输 入、输出端子。
背景技术：
公知的是，集成电路封装包括一个以上的单个集成电路晶片。例如，这 种集成电路封装可以包括两个晶片，各个晶片均包括一个或更多个集成电路， 并且这些晶片在该封装中内部互连。例如， 一个晶片可以包括数字信号处理 集成电路，而另一个晶片可以包括模拟集成电路(例如，数模转换电路)。理 想的是，使该封装的引脚连接器或其他此类外部连接器或端子的数量最小化。 因此，通常对这种封装设置适当数量的输入引脚连接器，从而向该数字信号 处理电路晶片提供数字数据，并设置一个或更多个输出引脚连接器，以输出
来自该模拟电路晶片的模拟信号。通常，这些晶片设置有输入焯盘(bondpad) 和输出焊盘，到数字信号处理电路晶片的输入引脚连接器的数量对应于输入 焊盘的数量，并且该输入焊盘经由接合线(bond wire)耦接至对应的输入引 脚连接器。该模拟电路晶片的输出引脚连接器的数量对应于输出焊盘的数量， 并且该输出焊盘经由接合线耦接至对应的输出引脚连接器。来自数字信号处 理电路晶片的输出焊盘经由在封装内部设置的接合线耦接至对应的模拟电路
晶片的输入焊盘。
尽管在这种双晶片集成电路封装中使引脚数最小化，但不利的是，由于 缺乏针对这两个晶片的外部访问输入和输出引脚连接器，并且具体地说，由 于缺乏从数字信号处理电路晶片耦接至输出引脚的外部访问引脚连接器，并 且缺乏耦接至模拟电路晶片的输入焊盘的外部访问引脚连接器，导致这种晶 片的测试存在问题。这给测试这种双晶片集成电路封装带来很大的困难。 因此存在对于使其自身更容易进行测试的集成电路封装的需求。 本发明旨在提供这样一种集成电路封装，并且本发明还旨在提供一种用 于制造具有两个带有为测试该封装可直接访问集成电路晶片的输入、输出端 子的晶片的集成电路封装的方法。
发明内容
根据本发明提供了一种集成电路封装，该集成电路封装包括-
第一晶片，具有位于其上的第一集成电路，以及通往该第一集成电路的
第一输入端子和从该第一集成电路引出的第一输出端子；
第二晶片，具有位于其上的第二集成电路，以及通往该第二集成电路的 第二输入端子和从该第二集成电路引出的第二输出端子；
第一外部端子，其可从外部访问该集成电路封装， 第二外部端子，其可从外部访问该集成电路封装，以及 开关电路，其针对该集成电路封装的正常操作，用于选择性地将该第一 输入端子耦接至该第一外部端子、将该第二输出端子耦接至该第二外部端子 并将该第二输入端子耦接至该第一输出端子，该开关电路用于协助进行该第
一集成电路和该第二集成电路的选择性测试，使得将施加到该第一外部端子 的测试信号中继给该第一集成电路和该第二集成电路中所选择的一集成电路 的该第一输入端子和第二输入端子中的一个输入端子，并且将针对在该第一 集成电路和该第二集成电路中所选择的一个集成电路的第一输出端子和第二
输出端子中的一个输出端子上的测试信号的响应信号中继给该第二外部端 子。
在本发明的一方面，该开关电路用于选择性地将该第一外部端子耦接至 该第一输入端子和第二输入端子中所选择的一个输入端子，并用于选择性地 将该第二外部端子耦接至该第一输出端子和第二输出端子中所选择的一个输 出端子。优选的是，该开关电路用于选择性地将该第一外部端子耦接至该第 一输入端子。有益的是，该开关电路用于选择性地将该第二外部端子耦接至 第一输出端子、第二输出端子和第二输入端子中所选择的一个端子。
在本发明的另一方面，从该第一集成电路中提供多个第一输出端子，并 且向该第二集成电路设置多个第二输入端子，针对该集成电路封装的正常操 作，该开关电路用于选择性地将该第二输入端子耦接至各个相应的该第一输 出端子。优选的是，该开关电路用于选择性地将该第一外部端子耦接至至少 部分该第二输入端子的可选输入端子中的所选择的一个输入端子。有益的是， 该开关电路用于选择性地将该第一外部端子耦接至至少部分该第一输出端子 的可选输出端子中的所选择的一个输出端子。理想的是，该开关电路用于选 择性地将该第二外部端子耦接至少部分该第一输出端子的可选输出端子中的 所选择的一个输出端子。
在本发明的另一方面，对于该第一集成电路提供多个第一输入端子，并 且该开关电路用于选择性地将该第一外部端子耦接至至少部分该第一输出端 子的可选输出端子中的所选择的一个输出端子。
在本发明的又一方面，提供多个外部可访问的第一外部端子，该第一外 部端子的至少一部分对应于各个第一输入端子，并且针对该集成电路封装的 正常操作，该开关电路用于选择性地将该第一外部端子耦接至相应的第一输 入端子。
在本发明的再一方面，该第一外部端子的至少其中之一对应于多个第一 输入端子，并且该开关电路用于选择性地将与该第一外部端子中的至少一个
相对应的该多个第一输入端子的可选输入端子中的所选择的一个输入端子耦 接至相应的第一外部端子。
有益的是，从该第二集成电路提供多个第二输出端子，并且该开关电路 用于选择性地将该第二外部端子耦接至该第二输出端子的可选输出端子中的 所选择的一个输出端子。优选的是，提供多个外部可访问的第二外部端子， 该第二外部端子的至少一部分对应于各个第二输出端子，并且针对该集成电 路封装的正常操作，该开关电路用于选择性地将该第二外部端子耦接至相应 的第二输出端子。
在本发明的一方面，设置至少一个中间晶片，该中间晶片具有位于其上 的集成电路、通往该集成电路的输入端子和从该集成电路引出的输出端子， 针对该集成电路封装的正常操作，该开关电路用于选择性地通过至少一个中 间晶片的集成电路将该第二晶片的第二集成电路的第二输入端子耦接至该第 一晶片的第一集成电路的该第一输出端子，并且该开关电路用于协助对该中 间晶片的集成电路进行选择性测试，使得将施加到该第一外部端子的测试信 号中继给该中间晶片的集成电路的输入端子，并且将针对该中间晶片的集成 电路的输出端子上的测试信号的响应信号中继给该第二外部端子。
在本发明的另一方面，提供多个中间晶片，各个中间晶片具有位于其上 的集成电路、通往该集成电路的输入端子和从该集成电路引出的输出端子， 针对该集成电路封装的正常操作，该开关电路用于通过至少一些中间晶片的 集成电路选择性地将该第二晶片的第二集成电路的第二输入端子耦接至该第 一晶片的第一集成电路的该第一输出端子，并且该开关电路用于选择性地测 试所选择的一个中间晶片的集成电路，使得将施加到第一外部端子的测试信 号中继给所选择的中间晶片的集成电路的输入端子，并且将针对该所选择的 中间晶片的集成电路的该输出端子上的测试信号的响应信号中继给该第二外 部端子。
优选的是，在第一晶片上设置对应于各个第一外部端子的第一输入焊盘，
各个第一输入焊盘被耦接至相应的第一外部端子，并且通过该开关电路可选 择性地耦接至相应的一个或多个第一输入端子、相应的一个或多个该第一输 出端子以及相应的一个或多个该第二输入端子中的可选端子的所选择的一个 端子。有益的是，在该第一晶片上设置对应于各个第一输出端子的第一输出 焊盘，通过该开关电路将各个第一输出焊盘选择性地耦接至相应的第一输出 端子和相应的第一输入焊盘中的所选择的一个。
在本发明的另一方面，在该第二晶片上设置对应于各个第二输入端子的 第二输入焊盘，通过该开关电路将各个第二输入焊盘藕接至相应的该第一输 出焊盘，并且选择性地耦接至相应的第二输入端子和相应的第二外部端子中 的所选择的一个。优选的是，在该第二晶片上设置对应于各个第二外部端子 的第二输出焊盘，该各个第二输出焊盘耦接至相应的第二外部端子，并通过 该开关电路选择性地耦接至相应的第二输出端子和第二输入焊盘中的所选择 的一个。
在本发明的另一方面，该开关电路包括第一开关电路和第二开关电路， 该第一开关电路被实施为在该第一晶片上的第一集成开关电路，而该第二开 关电路被实施为在该第二晶片上的第二集成开关电路。优选的是，该开关电 路包括被实施为在各个中间晶片上的集成电路的中间开关电路。有益的是， 提供对施加于其上的外部生成信号进行响应的控制电路，以选择性地操作该 开关电路。优选的是，该控制电路被实施为在该第一晶片和该第二晶片中的 至少一个晶片上的集成电路。
在本发明的一方面，该第一晶片和第二晶片被装配在支撑体上并且与该 支撑体一起进行被封装，该第一外部端子和第二外部端子延伸出该封装之外。
本发明还提供了一种集成电路封装，该集成电路封装包括-
第一晶片，具有位于其上的第一集成电路，以及通往该第一集成电路的
至少一个第一输入端子和从该第一集成电路引出的多个第一输出端子；
第二晶片，具有位于其上的第二集成电路，以及通往该第二集成电路的
多个第二输入端子和从该第二集成电路引出的至少一个第二输出端子； 至少一个第一外部端子，其可从外部访问该集成电路封装， 至少一个第二外部端子，其可从外部访问该集成电路封装，以及 开关电路，其针对该集成电路封装的正常操作，用于选择性地将该第一 外部端子或各个第一外部端子耦接至这个第一输入端子或相应的一个第一输 入端子、将该第二外部端子或各个第二外部端子耦接至这个第二输出端子或 相应的一个第二输出端子，并且将各个第二输入端子耦接至相应的一个第一 输出端子，该开关电路可操作用于对在该第一输入端子或多个第一输入端子 和该第一输出端子的可选组合与该第二输入端子和该第二输出端子或多个第 二输出端子的可选组合之间的第一集成电路和第二集成电路协助进行选择性 测试，使得将施加到这个第一外部端子或多个第一外部端子中的一个外部端 子的测试信号中继给该第一集成电路和该第二集成电路中所选择的一个集成 电路的该第一输入端子和该第二输入端子中所选择的一个输入端子，并且将 针对在该第一集成电路和该第二集成电路中所选择的一个集成电路的第一输 出端子和第二输出端子中所选择的一个输出端子上的测试信号的响应信号中 继给这个第二外部端子或多个第二外部端子中的一个外部端子。
在本发明的一方面，设置至少一个中间晶片，该中间晶片具有位于其上 的集成电路、通往该集成电路的多个输入端子和从该集成电路引出的至少一 个输出端子，针对该集成电路封装的正常操作，该开关电路用于通过该至少 一个中间晶片的集成电路选择性地将该第二晶片的第二集成电路的第二输入 端子耦接至该第一晶片的第一集成电路的该第一输出端子，并且该开关电路 用于对在该至少一个中间晶片中的所选择的一个中间晶片的集成电路的输入 端子和输出端子的可选组合之间的该至少一个中间晶片中的一个中间晶片的 集成电路协助进行选择性测试，使得施加到这个第一外部端子或多个第一外 部端子中的一个外部端子的测试信号中继给所选择的中间晶片的集成电路的 所选择的一个输入端子，并且将针对该外部端子或所选择的中间晶片的集成 电路的所选择的一个该输出端子上的测试信号的响应信号中继给该第二外部 端子。
另外，本发明提供了一种用于制造集成电路封装的方法，该集成电路封 装包括其上形成有各自的集成电路的两个晶片，并且该集成电路的输入端子 和输出端子是可直接访问的，以协助对该集成电路进行测试，该方法包括以 下步骤-
提供所述两个晶片中的第一晶片，该第一晶片具有位于其上的第一集成 电路、通往该第一集成电路的第一输入端子和从该第一集成电路引出的第一
输出端子；
提供所述两个晶片中的第二晶片，该第二晶片具有位于其上的第二集成 电路、通往该第二集成电路的第二输入端子和从该第二集成电路引出的第二 输出端子；
提供第一外部端子，该第一外部端子可从外部访问该集成电路封装， 提供第二外部端子，该第二外部端子可从外部访问该集成电路封装，以
及
提供开关电路，该开关电路针对该集成电路封装的正常操作，用于选择 性地将该第一输入端子耦接至该第一外部端子、将该第二输出端子耦接至该 第二外部端子并将该第二输入端子耦接至该第一输出端子，该开关电路用于 协助进行该第一集成电路和该第二集成电路的选择性测试，使得将施加到该 第一外部端子的测试信号中继给该第一集成电路和该第二集成电路中所选择 的一个集成电路的该第一输入端子和第二输入端子中的一个输入端子，并且 将针对在该第一集成电路和该第二集成电路中所选选择的一个集成电路的第 一输出端子和第二输出端子中的一个输出端子上的测试信号的响应信号中继 给该第二外部端子。
此外，本发明还提供了一种一种用于制造集成电路封装的方法，该集成 电路封装包括其上形成有各自的集成电路的两个晶片，并且该集成电路的输
入端子和输出端子是可直接访问的，以协助对该集成电路进行测试，该方法 包括以下步骤
提供所述两个晶片中的第一晶片，该第一晶片具有位于其上的第一集成 电路、通往该第一集成电路的至少一个第一输入端子和从该第一集成电路引 出的多个第一输出端子；
提供所述两个晶片中的第二晶片，该第二晶片具有位于其上的第二集成
电路、以及通往该第二集成电路的多个第二输入端子和从该第二集成电路引 出的至少一个第二输出端子；
提供至少一个第一外部端子，其可从外部访问该集成电路封装， 提供至少一个第二外部端子，其可从外部访问该集成电路封装，以及 提供开关电路，该幵关电路针对该集成电路封装的正常操作，用于选择 性地将该第一外部端子或各个第一外部端子耦接至这个第一输入端子或相应 的一个第一输入端子、将该第二外部端子或各个第二外部端子耦接至这个第 二输出端子或相应的一个第二输出端子，并且将各个该第二输入端子耦接至 相应的一个第一输出端子，该开关电路可操作用于对在该第一输入端子或多 个第一输入端子和该第一输出端子的可选组合与该第二输入端子和该第二输 出端子或多个第二输出端子的可选组合之间的第一集成电路和第二集成电路 协助进行选择性测试，使得将施加到这个第一外部端子或多个第一外部端子 中的一个外部端子的测试信号中继给该第一集成电路和该第二集成电路中所 选择的一个集成电路的该第一输入端子和该第二输入端子中所选择的一个输 入端子，并且将针对在该第一集成电路和该第二集成电路中所选择的一个集 成电路的第一输出端子和第二输出端子中所选择的一个输出端子上的测试信 号的响应信号中继给这个第二外部端子或多个第二外部端子中的一个外部端 子。
本发明的优点
本发明的优点很多。非常重要的一个优点在于提供了一种包括两个或更 多个晶片的集成电路封装，并且可以通过最少数量的附加外部端子来对各个 晶片上的集成电路进行完全测试。这一点是利用以下事实来实现的，即，该 开关电路用于选择性地将晶片的集成电路通常无法访问的输入端子和输出端 子直接耦接到第一外部端子和第二外部端子，使得将施加到第一外部端子中 的一个的测试信号直接施加到各个晶片的集成电路的输入端子的所选择的一 个，并且从第二外部端子中的一个直接读取各个晶片的集成电路的输入端子 的所选择的一个上的响应信号。在该集成电路封装具有第一晶片和第二晶片 的情况下，为了对该集成电路封装进行测试，除了用于接收在测试期间控制 开关电路的操作的外部生成控制信号的外部控制端子以外，不需要附加的外 部端子。类似地，当该封装具有一个或更多个中间晶片时，用于协助测试集 成电路封装所需的附加外部端子也是用于接收在测试期间控制开关电路的操 作的外部生成控制信号的那些外部控制端子。本发明的另一优点在于允许以 最少数量的附加外部端子来对各个晶片的各个集成电路的单独功能进行单独 测试。
参照附图，通过对作为实施例给出的本发明的优选实施方式的如下描述 将可以更清楚地理解本发明及其多个优点。
图1是根据本发明的集成电路封装的框图2是图1的集成电路封装的一个细节的电路图3是图1的集成电路封装的另一细节的电路图4是图1的集成电路封装的又一细节的电路图5是图1的集成电路封装的再一细节的电路图6是根据本发明的另一集成电路封装的框图7是图6的集成电路封装的细节的电路图8是根据本发明的另一实施方式的集成电路封装的框图9是图8的集成电路封装的细节的电路图；以及
图IO是根据本发明的再一实施方式的集成电路封装的电路图。
具体卖施方式
参照附图并最初参照图1到图5，例示了根据本发明的、易于测试的集成 电路封装(用附图标记l表示)。集成电路封装1包括两个晶片(即，第一晶 片2和第二晶片3)，二者均被装配在一个支撑体(在本情况中为薄板(laminate) 5)上，并且第一晶片2和第二晶片3与薄板5—起被封装在树脂封装壳体6 中。树脂封装壳体6仅由虚线表示。实际上作为小型化印刷电路板的薄板5 也由虚线表示。这种具有小型化印刷电路板形式的薄板5对本领域的技术人 员来说是公知的。然而，应该理解，可以将第一晶片2和第二晶片3装配在 任意其他适当的支撑体(例如，引线框)上，而不是薄板上。第一晶片2包 括第一集成电路，其在本发明的本实施方式中为数字信号处理电路8。第二晶 片3包括第二集成电路，其在本发明的本实施方式中为模拟集成电路(即， 数模转换电路9)。在第一晶片2和第二晶片3上分别用虚线表示数字信号处 理电路8和数模转换电路9。
数字信号处理电路8包括用于从外部源接收数字信号的多个第一输入端 子10，然而为了方便，仅例示了其中的三个第一输入端子10，并且分别用附 图标记10a、 10b和10c表示。从数字信号处理电路8延伸出多个用于从其输 出数字信号的第一输出端子11，然而为了方便，仅例示了其中的三个第一输 出端子ll，并且分别用附图标记lla、 llb和llc表示。对数模转换电路9设 置多个第二输入端子12，其数量对应于来自数字信号处理电路8的第一输出 端子ll的数量。然而为了方便，仅例示了三个第二输入端子12a、 12b和12c。 从数模转换电路9提供多个第二输出端子13，然而为了方便，在该情况中仅 例示了其中三个第二输出端子13a、 13b和13c。
下面，将详细描述包括形成在第一晶片2上的第一集成开关电路14和形成在第二晶片3上的第二集成开关电路15 二者的开关电路，为了集成电路封 装1的正常操作，该开关电路用于选择性地将第一输入端子IO耦接到对应的 外部可访问的第一外部端子16、将第一输出端子11耦接至对应的第二输入端 子12、以及将第二输出端子13耦接至对应的外部可访问第二外部端子17。 第一外部端子16由薄板5暴露下侧上的半球形焊料触点形成，以接收数字输 入信号，并且第二外部端子17也由薄板5暴露下侧上的半球形焊料触点形成， 以响应于对第一外部端子16施加的数字输入信号来输出来自集成电路封装1 的模拟输出信号。尽管仅例示了三个第一外部端子16,并由附图标记16a到 16c表示，但是通常来说，第一外部端子16的数量对应于第一输入端子10的 数量。类似的是，尽管仅已例示了三个第二外部端子17，并由附图标记17a、 17b和17c进行表示，但是通常来说，第二外部端子17的数量对应于第二输 出端子13的数量。当然，在许多情况下，应该设想对数模转换电路9仅具有 单个第二输出端子13，从而仅设置单个第二外部端子17,如下面参照图8和 图9描述的本发明的实施方式。第一外部端子16和第二外部端子17适于耦 接到传统印刷电路板上的迹线(tmck)的对应端子，这些端子用于从该印刷 电路板的其他数字装置接收数字信号或向该印刷电路板的其他装置递送模拟 信号。
第一开关电路14和第二开关电路15还用于在第一输入端子10和第一输 出端子11的可选组合和第二输入端子12和第二输出端子13的可选组合之间 协助对数字信号处理龟路8和数模转换电路9进行选择性测试，使得施加给 其中之一第一外部端子16的测试信号被中继给迸行测试的数字信号处理电路 8和数模转换电路9中所选一个的相应第一输入端子IO和第二输入端子12中 的一个，并且针对进行测试的数字信号处理电路8和数模转换电路9中所选 一个的第一输出端子11和第二输出端子13中的所选一个上的测试信号的响 应信号被中继给对应的第二外部端子17的其中之一。下面，将对在数字信号 处理电路8和数模转换电路9的测试期间的第一开关电路14和第二开关电路
15的操作进行描述。
各个第一输入端子10通过第一开关电路14的相应主输入开关19耦接至 第一晶片2上的对应第一输入焊盘18。对应于第一输入端子10a、 10b和10c 的第一输入焊盘18和主输入开关19分别有附图标记18a、 18b和18c和19a、 19b和19c进行表示。在薄板5上，接合线20a、 20b和20c将第一输入焊盘 18a、 18b和18c耦接到对应的输入迹线21a、 21b和21c，输入迹线21a、 21b 和21c转而端接(terminate)于对应的第一外部端子16a、 16b和16c。第一输 出端子lla、 11b和llc通过第一开关电路14的对应主输出开关23a、 23b和 23c親接至第一晶片2上的对应的第一输出焊盘22a、 22b和22c。
各个第二输入端子12a、12b和12c通过第二开关电路15的相应从输入开 关25a、 25b和25c耦接至第二晶片3上的对应第二输入焊盘24a、 24b和24c。 薄板5上的中间迹线26通过对应的接合线27和接合线28对相应的第一输出 焯盘22和第二输入焊盘24任意个进行耦接。中间迹线26和对应于第一输出 焊盘22a、 22b和22c以及第二输入焊盘24a、 24b和24c的接合线27和接合 线28分别由附图标记26a、 26b和26c以及27a、 27b和27c以及28a、 28b和 28c进行表示。在某些情况下，对应的第一输出焊盘22和第二输入焊盘24可 以通过相应的接合线彼此直接连接，从而不需要中间迹线26，并且实际上， 如果晶片在薄板5上彼此重叠，而非在薄板5上并排设置，则第一输出焊盘 22和第二输入焊盘24通常通过相应的接合线彼此直接耦接。
各个第二输出端子13通过第二开关电路15的对应的从输出幵关30耦接 至第二晶片3上的对应的第二输出焊盘29。对应于第二输出端子13a、 13b和 13c的第二输出焊盘29和从输出开关30分别用附图标记29a、 29b和29c以 及30a、 30b和30c进行表示。接合线31a、 31b和31c将第二输出焊盘29a、 29b和29c耦接至薄板5上的对应的输出迹线32a、 32b和32c，输出迹线32a、 32b和32c端接于第二外部端子17a、 17b和17c。
应该理解，如果第一晶片和第二晶片被装配在引线框上，则第一输出焊
盘18会通过接合线耦接至该引线框的对应指(finger),该对应指端接于外部 可访问的引脚连接器，该引脚连接器进而伸出封装壳体6。类似的是，第二输 出焊盘29通过接合线耦接至引线框的其他对应指，这些其他对应指同样端接 于穿过封装壳体6延伸出的外部可访问的弓I脚连接器上。
第一晶片2上的第一导电迹线34a、 34b和34c分别对对应的主输入开关 19a、 19b和19c与主输出开关23a、 23b和23c进行耦接。形成在第二晶片3 上的第二导电迹线35a、 35b和35c分别对对应的从输入开关25a、 25b和25c 与从输出开关30a、 30b和30c进行耦接。对应的主输入开关19a和主输出开 关23a对与第一导电迹线34a协作，以选择性地将第一外部端子16a耦接至第 一输入端子10a、第一输出端子lla以及第一输出焊盘22a的其中之一。类似 的是，对应的主输入开关19b和主输出开关23b对、主输入开关19c和主输 出开关23c对分别与第一导电迹线34b和第一导电迹线34c协作，以选择性地 将第一外部端子16b和第一外部端子16c分别耦接至第一输入端子10b、 10c、 第一输出端子llb、 11c以及第一输出焊盘22a、 22c的其中之一。对应的从输 入开关25a和从输出幵关30a对与第二导电迹线35a协作，以选择性地将第二 外部端子17a耦接至第二输出端子13a、第二输入端子12a、以及第二输入焊 盘24a的其中之一。类似的是，对应的从输入幵关25b和从输出开关30b对、 从输入开关25c和从输出开关30c对分别与第二导电迹线35b、 35c协作，以 选择性地将第二外部端子17b和第二外部端子17c分别耦接至对应的第二输 出端子13b、 13c、第二输入端子12b、 12c、以及第二输入焊盘24b、 24c的其 中之一。
包括了由第一集成JTAG电路3 8提供的第一控制电路和由第二集成JTAG 电路39提供的第二控制电路的控制电路分别对第一开关电路14和第二开关 电路15的操作进行控制。在第一晶片2上制造第一 JTAG电路38，以控制主 输入开关19和主输出开关23的操作。在第二晶片3上制造第二 JTAG电路 39，以控制从输入开关25和从输出开关30的操作。分别通往第一 JTAG电路38和第二 JTAG电路39的第一串行数据端口 40和第二串行数据端口 41，分 别通过接合线(未示出)被耦接至对应薄板5的第一控制迹线43和第二控制 迹线44。第一控制迹线43和第二控制迹线44分别端接于外部可访问的第一 外部控制端子45和第二外部控制端子46，以对第一集成JTAG电路38和第 二集成JTAG电路39施加逻辑控制信号，进而分别控制主输入开关19和主输
在更详细地描述集成电路封装1之前，首先对主输入开关19和主输出开 关23以及从输入开关25和从输出开关30的操作进行描述。在集成电路封装 1的正常操作中，主输入开关19和主输出开关23以及从输入幵关25和从输 出开关30的开关触点a和b被切换至相应开关19、开关23、开关25、开关 30的触点0。在该构造中，第一外部端子16耦接至对应的第一输入端子10， 第一输出端子11耦接至对应的第二输入端子12，并且第二输出端子13耦接 至对应的第二外部端子17。
当期望测试第一输入端子10a和第一输出端子lla之间的数字信号处理电 路8的功能时，主输入开关19a的开关触点a被切换至触点0。主输出开关23a 的开关触点a和b也都切换至触点0。从输入开关25a的开关触点a切换至触 点1，而从输入幵关25a的开关触点b切换至触点0。从输出开关30的开关 触点a耦接至触点l。在开关19a、开关23a、开关25a和开关30a这种构造 中，第一外部端子16a直接耦接至数字信号处理电路8的第一输入端子10a， 并且数字信号处理电路8的第一输出端子10a通过第二导电迹线35a直接耦接 至第二外部端子17a。另外，在开关19a、开关23a、开关25a和开关30a这 种构造中，数模转换电路9的第二输入端子12a和第二输出端子13a分别与第 二输入焊盘24a和第二输出焊盘29a断路，换句话说，数模转换电路9的第二 输入端子12a和第二输出端子13a实际上处于浮接状态(floating)。因此，利 用开关19a、开关23a、开关25a和开关30a的这种构造，通过对第一外部端 子16a应用适当的测试信号并在第二外部端子17a读取响应信号，来测试第一
输入端子10和第一输出端子11之间的数字信号处理电路8的功能。
当期望测试第二输入端子12a和第二输出端子13a之间的数模转换电路9 的功能时，主输入开关19a的开关触点a被切换至触点1。主输出开关23a的 开关触点a切换至触点0，而主输出开关23a的开关触点b切换至触点1 。从 输入开关25a的幵关触点a和开关触点b都切换至相应的触点0。从输出开关 30的幵关触点a切换至触点0。在开关19a、开关23a、开关25a和开关30a 这种构造中，第一外部端子16a通过第一导电迹线34a直接耦接至数模转换电 路9的第二输入端子12，并且第二输出端子13a直接耦接至第二外部端子17a。 因此，为了测试第二输入端子12a和第二输出端子13a之间的数模转换电路9 的功能，对第一外部端子16a施加适当的测试信号，并在第二外部端子17a 读取响应信号。
类似的是，如果期望测试第一输入端子10a和例如第一输出端子llc之间 的数字信号处理电路8的功能时，主输入开关19a和主输出开关23c被构造为 将第一外部端子16a耦接至第一输入端子10a，并将第一输出端子llc耦接至 第一输出焊盘22c。从输入开关25c和从输出开关30c被构造为通过第二导电 迹线35c将第二输入焊盘24c直接耦接至第二输出焊盘29c。因此，通过对第 一外部端子16a施加适当的测试信号，可以在第二外部端子17c上读取响应信 号，以测试第一输入端子10a和第一输出端子11c之间的数字信号处理电路8 的功能。从对第一开关电路14和第二开关电路15的操作的以上描述可以容 易地理解到通过适当地构造主输入开关19和主输出开关23以及从输出幵 关25和从输出开关30，可以通过类似方式对在第一输入端子10、第一输出 端子11的其他可选组合和第二输入端子12、第二输出端子13的其他可选组 合之间的数字信号处理电路8和数模转换电路9的功能进行测试。
现在参照图2，例示了其中一个主输入幵关19 (g卩，主输入开关19a)。 主输入开关19a包括第一主输入晶体管Qla和第二主输入晶体管Q2a， 二者 被制造为第一晶片2上的CMOS装置。第一主输入晶体管Qla将第一输入焊
盘18a耦接至对应的第一输入端子10a。第二主输入晶体管Q2a将第一输入焊 盘18a耦接至第一导电迹线34a。由第一 JTAG电路38施加在第一主控制线 50a上的逻辑控制信号对第一主输入晶体管Qla和第二主输入晶体管Q2a的 操作进行控制，以适当地构造主输入开关19a。对应控制线50a上的逻辑控制 信号被直接施加给第一主输入晶体管Qla,并通过反相器52a施加给第二主输 入晶体管Q2a，使得当第一主输入晶体管Qla在低阻抗状态下工作时，第二 主输入晶体管Q2a在高阻抗状态下工作，反之亦然。主输入开关19b、 19c与 主输入幵关19a类似，因而不必进行另外描述。施加在第一主控制线50b、 50c 上的控制信号对主输入开关19b、 19c的相应第一主输入晶体管和第二主输入 晶体管的操作进行控制。
现在参照图3，将对主输出开关23a进行描述。主输出幵关23a包括三个 晶体管(即，分别是第一主输出晶体管Q3a、第二主输出晶体管Q4a和第三 主输出晶体管Q5a)。第一主输出晶体管Q3a、第二主输出晶体管Q4a和第三 主输出晶体管Q5a被制造为第一晶片2上的CMOS装置。第一主输出晶体管 Q3a将第一输出端子lla耦接至第一输出焊盘22a。第二主输出晶体管Q4a将 第一输出端子lla耦接至第一导电迹线34a,而第三主输出晶体管Q5a将第一 输出焊盘22a耦接至第一导电迹线34a。
由第一 JTAG电路38施加在第二主控制线54a、第三主控制线55a和第 四主控制线56a的控制逻辑信号分别对第一主输出晶体管Q3a、第二主输出晶 体管Q4a和第三主输出晶体管Q5a的操作进行控制，以适当地构造主输出开 关23a。主输出开关23b、 23c与主输出开关23a类似，从第一 JTAG电路38 设置相应的第二主控制线54b和54c、第三主控制线55b和55c以及第四主控 制线56b和56c，以分别操作主输出开关23b和23c的第一主输出晶体管、第 二主输出晶体管和第三主输出晶体管。
现在参照图4，例示了从输入开关25a。从输入开关25a包括第一从输入 晶体管Q6a、第二从输入晶体管Q7a和第三从输入晶体管Q8a，所有这些晶
体管被制造为第二晶片3上的CMOS装置。第一从输入晶体管Q6a将第二输 入焊盘24a与对应的第二输入端子12a耦接。第二从输入晶体管Q7a将第二 输入端子12a与对应的第二导电迹线35a耦接，并且第三从输入晶体管Q8a 将第二输入焊盘24a与对应的第二导电迹线35a耦接。第一从输入晶体管Q6a、 第二从输入晶体管Q7a和第三从输入晶体管Q8a由分别施加到第一从控制线 58a、第二从控制线59a和第三从控制线60a上的逻辑控制信号在第二 JTAG 电路39的控制下迸行操作，以适当地构造从输入开关25a。从输入开关25b、 25c与从输入开关25a类似，从输入开关25b、 25c的第一从输入晶体管、第 二从输入晶体管和第三从输入晶体管以类似方式由第二 JTAG电路39分别相 应的在第一控制线58b、 58c、第二控制线59b、 59c和第二控制线60b、 60c 上施加的逻辑控制信号进行控制。
现在参照图5，例示了从输出开关30a。从输出开关30a包括将第二输出 焊盘29a与第二输出端子13a耦接的第一从输出晶体管Q9a和将第二输出焊 盘2%与对应的导电迹线35a耦接的第二从输出晶体管Q10a。第一从输出晶 体管Q9a和第二从输出晶体管Q10a被制造为第二晶片3上的CMOS装置。 第一从输出晶体管Q9a和第二从输出晶体管Q10a由施加到第四从控制线62a 上的逻辑信号在第二 JTAG电路39的控制下进行操作。反相器64a翻转施加 到第二从输出晶体管Q10a的逻辑信号，使得当第一从输出晶体管Q9a在低阻 抗状态下工作时，第二从输出晶体管Q10a在高阻抗状态下工作，反之亦然。 从输出幵关30b、 30c与从输出开关30a类似，并且从第二 JTAG电路39对相 应的第四从控制线62a和62c施加的逻辑控制信号分别控制从输出开关30b 和30c的第一从输出晶体管和第二从输出晶体管的操作。
在使用时，在测试数字信号处理电路8和数模转换电路9的过程中，主 输入开关19和主输出开关23以及从输入幵关25和从输出开关30被适当地 构造为通过分别经由第一外部控制端子45和第二外部控制端子46向第一 JTAG电路38和第二 JTAG电路39输入适当的信号，来执行对数字信号处理
电路8和数模转换电路9进行的测试。每次在适当地构造主输入开关19和主 输出开关23以及从输入开关25和从输出开关30时，都要对一个或更多个第 一外部端子16施加适当的测试信号，并在适当的一个或更多个第二外部端子 17上读取对应的响应信号。在完成测试时，通过第一外部控制端子45和第二 外部控制端子46将适当的信号输入到第一 JTAG电路38和第二 JTAG电路 39，以为正常操作对主输入开关19和主输出开关23以及从输入开关25和从 输出开关30进行设定，其中第一主输入晶体管Q1、第一主输出晶体管Q3、 第一从输入晶体管Q6和第一从输出晶体管Q9处于低阻抗状态，而第二主输 入晶体管Q2、第二和第三主输出晶体管Q4和Q5、第二和第三从输入晶体管 Q7和Q8以及第二从输出晶体管Q10都处于高阻抗状态。
现在参照图6，例示了根据本发明另一实施方式的集成电路封装(用附图 标记70表示)。集成电路封装70基本上与参照图1到图5所述的集成电路封 装1类似，并且通过同一附图标记来表示类似的部件。集成电路封装70和集 成电路封装1之间的区别在于在本发明的该实施方式中，第一外部端子16a 是通用I/O端子，并且通过向I/O端子16a施加适当的测试信号来执行对集成 电路封装70的所有测试。在本发明的实施方式中，主输入开关19为三向开 关，而非在集成电路封装1的情况中主输入开关19为双向开关，并且各个主 输入开关19的开关触点可以被选择性地耦接到触点0、触点1和触点2。各 个主输入幵关19的触点2通过对应的中间导电迹线71耦接至下一相邻主输 入开关19的开关触点。主输入开关19a通过中间导电迹线71a耦接至主输入 开关19b。主输入开关19b通过中间导电迹线71b耦接至主输入开关19c,以 此类推。因此，如果希望对第一输入端子10a施加测试信号，则将主输入开 关19a的开关触点a切换至触点0，触点0进而耦接至第一输入端子10a。
另一方面，如果期望对第一输出端子lla、第二输入端子12a或第二输出 端子13a施加测试信号，则将主输入开关19a的开关触点a切换至耦接到对应 的第一导电迹线34a的触点1。如参照集成电路封装1所述的方式适当地构造
主输出开关23a和从输入开关25a以及适当从输出开关30。
另一方面，如果希望从I/O端子16a向第一输入端子10b或10c施加测试 信号，则将主输入开关19a的开关触点a切换至耦接到中间导电迹线71a的触 点2。其后，根据是否要将施加给I/O端子16a的测试信号施加给第一输入端 子10b或lOc来设定主输入开关19b和19c。如果要将该测试信号施加给第一 输入端子10b，则将主输入开关19b的开关触点a切换至触点0。另外，如果 要将该测试信号施加给第一输入端子10c，则将主输入幵关19b的开关触点a 切换至触点2，并将主输入开关19c的开关触点a切换至触点0。然后，适当 地构造主输出开关23和从输入幵关25以及从输出开关30。
容易理解的是，通过适当地构造集成电路封装70的主输入开关19和主 输出开关23以及从输入开关25和从输出开关30,可以对在第一输入端子10 和第一输出端子11的可选组合和第二输入端子12和第二输出端子13的可选 组合之间的数字信号处理电路8和数模转换电路9的功能进行测试。
现在参照图7，例示了集成电路封装70的主输入开关19a，并且该主输 入开关包括三个晶体管(即，第一主输入晶体管Qla、第二主输入晶体管Q2a 和第三主输入晶体管Qlla)，将所有这些晶体管制造为在第一晶片2上的 CMOS装置。第一主输入晶体管Qla与集成电路封装1的第一主输入晶体管 Qla类似，并且将第一输入焊盘18a与数字信号处理电路8的第一输入端子 10a耦接。第二主输入晶体管Q2a与集成电路封装1的第二主输入晶体管Q2a 类似，并且将第一输入焊盘18a与对应的第一导电迹线34a耦接。第三主输入 晶体管QUa将第一输入焊盘18a与中间导电迹线71a耦接，以选择性将第一 输入焊盘18a与对应于第一外部端子16b的第一输入焊盘18b进行耦接。第 一主输入晶体管Qla、第二主输入晶体管Q2a和第三主输入晶体管Qlla分别 由第一 JTAG电路38对第一主控制线75a以及第一和第二中间控制线76a和 77a施加的逻辑信号进行单独控制。第一主输入开关19b和19c与第一主输入 开关19a类似，并且各个均包括第一、第二和第三主输入晶体管，这些主输
入晶体管分别由第一 JTAG电路38对第一控制线75b和75c、第一中间控制 线76b和76c以及第二中间控制线77b和77c施加的逻辑信号进行控制。
在其他方面，图6和图7的集成电路封装70与参照图1到图5所述的集 成电路封装1类似，并且其操作也同样类似，所不同的是所有的测试信号均 被施加给I/O端子16a。然而，在完成测试时，针对集成电路封装70的正常 操作，.主输入开关19的第一主输入晶体管Ql在第一 JTAG电路38的控制下 的低阻抗状态工作，同时主输入开关19的第二主输入晶体管Q2和第三主输 入晶体管Q11在第一JTAG电路38的控制下的高阻抗状态工作。另外，在完 成测试时，对于集成电路封装70的正常操作，主输出幵关23、从输入开关 25和从输出开关30的晶体管通过已经参照图1到图5所示的集成电路封装1 描述的方式工作。
现在参照图8和图9，例示了根据本发明另一实施方式的集成电路封装(通 常由附图标记80表示)。集成电路封装80基本上与集成电路封装1类似，并 且由相同的附图标记来表示相似的部件。集成电路封装80和集成电路封装1 的主要区别在于在集成电路封装80中，仅设置了一个第二外部端子17，在 该第二外部端子上输出与对第一外部端子16施加的数字输入信号相对应的模 拟输出信号。另外，从第二晶片3的数模转换电路9中仅引出一个单个的第 二输出端子13。在第二晶片3上设置有单个的第二输出焊盘29，并且该单个 第二输出焊盘29通过接合线31耦接至薄板5的输出迹线32，该输出迹线端 接于单个第二外部端子17。在本发明的该实施方式中，仅设置一个从输出开 关81，以选择性针对集成电路封装80的正常操作将第二输出焊盘29耦接至 数模转换电路9的第二输出端子13，以及为便于集成电路封装80的测试将第 二输出焊盘29耦接至第二导电迹线35a、 35b和35c中所选择的一个。
现在参照图9，例示了从输出开关81。从输出开关81包括将第二输出焊 盘29耦接至第二输出端子13的第一从输出晶体管Q9。集成电路封装80的 从输出开关81的第一从输出晶体管Q9类似于参照图1到图5所述的集成电
路封装1的从输出开关30的第一从输出晶体管Q9。提供多个第二从输出晶 体管Q10a到Q10c，用于将第二输出焊盘29耦接至相应的第二导电迹线35a 到35c。不言自明的是，应该理解第二从输出晶体管Q10的数量取决于第二 导电迹线35的数量。对于每条第二导电迹线35设置一个第二从输出晶体管 QIO。如在集成电路封装1的从输出开关30的第一从输出晶体管Q9和第二 从输出晶体管Q10的情况中，将集成电路封装80的从输出开关81的第一从 输出晶体管Q9和第二从输出晶体管Q10制造为在第二晶片3上的CMOS装
在本发明的该实施方式中，第一从输出晶体管Q9由施加在第四从控制线 62的逻辑信号在第二 JTAG电路39的控制下工作。各个第二从输出晶体管 Q10a到Q10c由施加在相应的第五从控制线82a到82c上的逻辑信号在第二 JTAG电路39的控制下工作。逻辑控制信号被施加在第四从控制线62和第五 从控制线82上，使得当第一从输出晶体管Q9和第二从输出晶体管Q10的其 中之一在低阻抗状态下工作时，第一从输出晶体管Q9和第二从输出晶体管 Q10中的其余晶体管在高阻抗状态下工作，从而第二输出焊盘29在一个时刻 仅连接到第二输出端子13和第二导电迹线35中的一个，并且与第二输出端 子13和第二导电迹线35中的其余端子或迹线断开连接。
在使用中,集成电路封装80的操作基本上与集成电路封装1的操作类似。 在正常使用期间，主输入幵关19和主输出开关23以及从输入开关25按已描 述的方式工作。从输出开关81与耦接至数模转换电路9的第二输出端子13 的第二^I出焊盘29 —起工作，并与第二导电迹线35断开连接。在数字信号 处理电路8和数模转换电路9的测试期间，主输入开关19和主输出开关23 以及从输入开关25被适当操作，以测试已经描述的数字信号处理电路8和数 模转换电路9所选择的其中一个的功能。如果要测试的功能是数模转换电路9 的功能，则从输出幵关81被操作用于将第二输出焊盘29耦接至数模转换电 路9的第二输出端子13，并且通过主输入开关19和主输出开关23以及从输
入开关25的适当操作将测试信号施加给第一外部端子16中适当的一个，并 且从第二外部端子17读取模拟输出信号。
如果要测试的功能是数字信号处理电路8的功能，则从输出开关81被操 作用于将第二输出焊盘29耦接至第二导电迹线35中适当的一个，并且以参 照集成电路封装1所述的方式适当地对主输入开关19和主输出开关23以及 从输入幵关25进行操作。
在其他方面，集成电路封装80及其操作与集成电路封装1及其操作类似。 现在参照图10，例示了根据本发明的另一实施方式的集成电路封装(通 常用附图标记85表示)。集成电路封装85基本上与参照图1到图5所述的集 成电路封装1类似，并且通过同一附图标记来表示类似的部件。集成电路封 装85和集成电路封装1之间的区别在于:集成电路封装85包括三个晶片(即， 第一晶片2、第二晶片3以及包括集成电路87的中间晶片86，该中间晶片87 通过开关电路耦接在数字信号处理电路8和数模转换电路9之间)。在根据本 发明的该实施方式中，包括第一晶片2和第二晶片3上的第一集成开关电路 14和第二集成开关电路15的开关电路还包括形成在中间晶片86上的中间集 成开关电路88。
第一晶片2和第二晶片3与集成电路封装1的第一晶片2和第二晶片3 相同，尽管仅例示了一个第一输入端子lO和一个第一输出端子ll，但是第一 晶片2的数字信号处理电路8可以包括多个第一输入端子10和第一输出端子 11。数字信号处理电路8的各个第一输入端子IO通过对应的第一主输入开关 19耦接至对应的第一输入焊盘18，该主输入开关进而通过对应的接合线20 和薄板5的对应的迹线21连接至对应的第一外部端子16。各个第一输出端子 11通过对应的主输出开关23与对应的第一输出焊盘22的耦接和各个第一输 出端子11与集成电路封装1的第一晶片2的对应的第一输出焊盘22的耦接 类似，就如通过第一晶片2上的导电迹线34对相应的主输入开关19和主输 出开关23的耦接。类似的是，通往第二晶片3的数模转换电路9的各个第二
输入端子12通过对应的从输入开关25与相应的第二输入焊盘24的耦接和集 成电路封装1中的第二输入端子12与第二输入焊盘24的耦接类似，就如数 模转换电路9的各个第二输出端子13通过对应的从输出开关30与对应的第 二输出焊盘31的耦接。类似的是，对应的从输入开关25和从输出开关30通 过对应的第二导电迹线35进行的耦接与集成电路封装1中的耦接方式类似。
现在开始对中间晶片86进行描述，中间晶片86的集成电路87可以是任 何类型的集成电路(例如，数字集成电路或模拟集成电路)。然而，中间晶片 86的集成电路87通常为数字信号处理电路或可能为存储器电路。对集成电路 87设置多个输入端子89 (图中仅示出一个)，并且从集成电路87引出多个输 出端子90 (图中仅示出一个)。各个输入端子89通过中间开关电路88的相应 中间输入开关92选择性地耦接至对应的输入焊盘91。各个中间输入开关92 与第二晶片2的从输入开关25类似，并且包括在中间晶片86上制造的与图4 的晶体管Q6、晶体管Q7和晶体管Q8类似的晶体管。集成电路87的各个输 出端子90通过中间开关电路88的相应中间输出开关94选择性地耦接至对应 的输出焊盘93。各个中间输出开关94与第一晶片2的主输出开关23类似， 并且包括在中间晶片86上制造的与图3所示的晶体管Q3、晶体管Q4和晶体 管Q5类似的晶体管。
各个中间输入开关92通过中间导电迹线95耦接到中间输出开关94中对 应的一个。中间导电迹线95与第一导电迹线34和第二导电迹线35类似。
第一晶片2、第二晶片3和中间晶片86被装配在薄板96 (基本上与集成 电路封装1的薄板5类似)上，并且被有效地串联耦接。各个输入焊盘91通 过对应接合线97耦接到第一晶片2的对应第一输出焊盘22，并且各个输出焊 盘93通过对应的接合线98耦接至第二晶片3的第二输出焊盘24中对应的一 个。当然，如果需要，中间晶片86的各个输入焊盘91可以通过薄板96的对 应迹线耦接至第一晶片2的第一输出焊盘22，并且类似地，中间晶片86的各 个输出焊盘93可以通过与第一输出焊盘22耦接到集成电路封装1的对应第
二输入焊盘24的方式一样的方式，经由薄板96的对应迹线耦接至第二晶片3 的第二输出焊盘24。
在树脂封装壳体99中将第一晶片2、第二晶片3和中间晶片86在薄板 96上与该薄板封装一起。和集成电路封装1的情况类似地在薄板96的暴露的 下表面上通过半球形悍料触点形成第一外部端子16和第二外部端子17。
尽管未示出，但是在中间晶片87上设置有控制电路，并且由类似于第一 晶片2和第二晶片3的JTAG电路38和JTAG电路39的JTAG电路提供该控 制电路，以控制中间输入开关92和中间输出开关94的晶体管的操作，进而 操作中间输入幵关92和中间输出开关94。
在使用时，针对集成电路封装85的正常操作，以参照集成电路封装l所 述的方式操作主输入开关19、主输出开关23、从输入开关25和从输出开关 30。另外，在集成电路封装85的正常操作中，中间输入开关92和中间输出 开关94被操作为使得集成电路87的各个输入端子89耦接到对应的输入焊盘 91，并且集成电路87的各个输出端子90被耦接到对应的输出焊盘93。在对 于所选第一输入端子10和第一输出端子11对和第二输入端子12和第二输出 端子13对之间的数字信号处理电路8和数模转换电路9的功能的测试类似于 参照集成电路封装1所述的内容，附加之处在于适当的中间输入开关92和适 当的中间输出开关94被操作用于通过适当的中间导电迹线95将第一输出焊 盘22中适当的一个与第二输入焊盘24中适当的一个进行耦接。
与所选的输入端子89相对应的中间输入开关92被操作用于将所选的输入端 子89耦接到对应的输入焊盘91，并且与所选的输出端子90相对应的中间输 出开关94被操作用于将所选的输出端子90耦接到对应的输出焊盘93。主输 入开关19和主输出开关23中适当的开关被操作用于通过对应的第一导电迹 线34将适当的第一外部端子16直接耦接到与所选输入端子89相对应的输入 焊盘91。从输入开关25和从输出开关30中适当的开关被操作用于通过对应
的第二导电迹线35将与所选的输出端子90相对应的输出焊盘93直接耦接到 第二外部端子17中适当的一个。然后，将适合的测试信号施加给适当的第一 外部端子16，并且从适当的第二外部端子17读取响应信号。
在其他方面，集成电路封装85与集成电路封装1类似，并且其操作也类似。
尽管将集成电路封装85描述为包括有效串联连接在第一晶片2和第二晶 片3之间的一个中间晶片，但是应该想到还可以设置多个中间晶片，并且在 多个中间晶片被设置在第一晶片和第二晶片之间的情况，各个中间晶片的集 成电路可以串联连接在第一晶片的第一集成电路和第二晶片的第二集成电路 之间，或者可以并联连接在第一晶片的第一集成电路和第二晶片的第二集成 电路之间，或者某些中间晶片的集成电路串联连接，而其他中间晶片的集成 电路彼此并联连接。
尽管将根据本发明的许多集成电路封装描述为包括与第一外部端子16相 同数量的第二外部端子17，但是本领域的技术人员容易想到第二外部端子17 的数量可以不同于第一外部端子16的数量，并且通常来说二者的数量也是不 同。还应该想到尽管将数字信号处理电路描述为包括与第一输入端子相同数 量的第一输出端子，但是本领域的技术人员容易想到第一输出端子的数量可 以不同于第一输入端子的数量，然而，应该想到通常来说数模转换电路9的 第二输入端子的数量与引出自数字信号处理电路8的第一输出端子的数量相同。
尽管在参照图1到图5所述的集成电路封装1中，各个第一外部端子16 被用于接收测试信号，并且尽管在参照图6和图7所述的集成电路封装70中， 只有其中一个第一外部端子16 (即，第一外部端子16a)被描述为适于向集 成电路封装施加测试信号，但是本领域的技术人员容易想到数字信号处理电 路8的第一输入端子可以组成第一输入端子组，并且针对各个第一输入端子 设置相应的第一外部端子，并且在这种情况下每个组中仅一个第一外部端子 16被用于向数字信号处理电路8的各个第一输入端子组施加测试信号。
尽管将第一控制电路和第二控制电路描述为JTAG电路，但是其他任何适 合的控制电路都可以被设置用于控制第一晶片的主输入开关和主输出开关以 及第二晶片的从输入开关和从输出开关以及中间晶片的中间输入开关和中间 输出开关的操作。不言自明的是，还可以提供第一和第二开关电路以及中间 开关电路的其他适合构造和结构，以协助选择性地向数字信号处理电路的第 一输入、输出端子和数模转换电路的第二输入、输出端子施加测试信号，并 向中间晶片的集成电路的输入、输出端子施加测试信号。
尽管在本情况中将集成电路封装描述具有在薄板上并排设置的第一晶 片、第二晶片以及中间晶片，但是应该想到的是，在许多情况下，晶片可以 彼此重叠设置在薄板上。还应该想到的是替代在薄板上装配晶片，可以将晶 片装配在弓I线框或任何其他适合的支撑体上。
还应该理解到，集成电路封装的所有晶片都可以包括数字信号处理电路， 或另选的是，所有晶片都可以包括数模转换电路，并且在本发明的其他实施 方式中，应该想到的是，第一晶片可以包括模拟信号处理电路，而第二晶片 可以包括数字信号处理电路。甚至在第一晶片包括模拟电路的情况，可以想 到对该模拟电路仅设置一个外部端子。
尽管在参照附图所述的集成电路封装中，省略了对晶片的集成电路提供 用于提供电源、时钟信号和其他此类信号的外部端子的描述，但是本领域的 技术人员容易想到在需要时可以设置其他适当的外部端子。
尽管将集成电路封装的第一晶片上的第一集成电路和第二晶片上的第二 集成电路描述为分别作为数字信号处理电路和数模转换电路，但是在第一晶 片和第二晶片上可以设置任意其他集成电路。将第一集成电路和第二集成电 路描述为作为数字信号处理电路和数模转换电路，仅出于例示目的。
权利要求
1、一种集成电路封装，该集成电路封装包括第一晶片，具有位于其上的第一集成电路，以及通往该第一集成电路的第一输入端子和从该第一集成电路引出的第一输出端子；第二晶片，具有位于其上的第二集成电路，以及通往该第二集成电路的第二输入端子和从该第二集成电路引出的第二输出端子；第一外部端子，其可从外部访问该集成电路封装，第二外部端子，其可从外部访问该集成电路封装，以及开关电路，其针对该集成电路封装的正常操作，可操作用于选择性地将该第一输入端子耦接至该第一外部端子、将该第二输出端子耦接至该第二外部端子并将该第二输入端子耦接至该第一输出端子，该开关电路可操作用于协助进行该第一集成电路和该第二集成电路的选择性测试，使得将施加到该第一外部端子的测试信号被中继给该第一集成电路和该第二集成电路中所选择的一个集成电路的该第一输入端子和第二输入端子中的一个输入端子，并且将针对在该第一集成电路和该第二集成电路中所选择的一个集成电路的第一输出端子和第二输出端子中的一个输出端子上的测试信号的响应信号中继给该第二外部端子。
2、 根据权利要求1所述的集成电路封装，其中，该开关电路可操作用于 选择性地将该第一外部端子耦接至该第一输入端子和第二输入端子中所选择 的一个输入端子，并用于选择性地将该第二外部端子耦接至该第一输出端子 和第二输出端子中所选择的一个输出端子。
3、 根据权利要求1或2所述的集成电路封装，其中，该开关电路可操作 用于选择性地将该第一外部端子耦接到该第一输出端子。
4、 根据前述权利要求中任一权利要求所述的集成电路封装，其中，该开 关电路可操作用于选择性地将该第二外部端子耦接至该第一输出端子、该第 二输出端子和该第二输入端子中的所选择的一个端子。
5、 根据前述权利要求中任一权利要求所述的集成电路封装，其中，从该 第一集成电路提供多个第一输出端子，并且向该第二集成电路提供多个第二 输入端子，针对该集成电路封装的正常操作，该开关电路可操作用于选择性 地将该第二输入端子耦接至各个相应的第一输出端子。
6、 根据权利要求5所述的集成电路封装，其中，该开关电路可操作用于 选择性地将该第一外部端子耦接至至少部分该第二输入端子的可选输入端子 中的所选择的一个输入端子。
7、 根据权利要求5或6所述的集成电路封装，其中，该开关电路可操作 用于选择性地将该第一外部端子耦接至至少部分该第一输出端子的可选输出 端子中的所选择的一个输出端子。
8、 根据权利要求5到7中任一权利要求所述的集成电路封装，其中，该 开关电路可操作用于选择性地将该第二外部端子耦接至至少部分该第一输出 端子的可选输出端子中的所选择的一个输出端子。
9、 根据前述权利要求中任一权利要求所述的集成电路封装，其中，向该 第一集成电路提供多个第一输入端子，并且该开关电路可操作用于选择性地 将该第一外部端子耦接至至少部分该第一输入端子的可选输入端子中的所选 择的一个输入端子。
10、 根据权利要求9所述的集成电路封装，其中，提供多个外部可访问 的第一外部端子，该第一外部端子的至少一部分对应于各个第一输入端子， 并且针对该集成电路封装的正常操作，该开关电路可操作用于选择性地将该 第一外部端子耦接至相应的第一输入端子。
11、 根据权利要求10所述的集成电路封装，其中，该第一外部端子的至 少一个对应于多个第一输入端子，并且该开关电路可操作用于选择性地将与 该第一外部端子中的至少一个相对应的该多个第一输入端子的可选输入端子 中的所选择的一个输入端子耦接至相应的第一外部端子。
12、 根据前述权利要求中任一权利要求所述的集成电路封装，其中，从 该第二集成电路提供多个第二输出端子，并且该开关电路可操作用于选择性 地将该第二外部端子耦接至该第二输出端子的可选输出端子中的所选择的一 个输出端子。
13、 根据权利要求12所述的集成电路封装，其中，提供多个外部可访问 的第二外部端子，该第二外部端子的至少一部分对应于各个第二输出端子， 并且针对该集成电路封装的正常操作，该开关电路可操作用于选择性地将该 第二外部端子耦接至相应的第二输出端子。
14、 根据前述权利要求中任一权利要求所述的集成电路封装，其中，提 供至少一个中间晶片，该中间晶片具有位于其上的集成电路、通往该集成电 路的输入端子和从该集成电路引出的输出端子，针对该集成电路封装的正常 操作，该开关电路可操作用于通过该至少一个中间晶片的集成电路选择性地 将该第二晶片的第二集成电路的第二输入端子耦接至该第一晶片的第一集成 电路的第一输出端子，并且该开关电路可操作用于协助对该中间晶片的集成 电路进行选择性测试，使得将施加到该第一外部端子的测试信号中继给该中 间晶片的集成电路的输入端子，并且将针对该中间晶片的集成电路的输出端 子上的测试信号的响应信号中继给该第二外部端子。
15、 根据权利要求14所述的集成电路封装，其中，提供多个中间晶片， 各个中间晶片具有位于其上的集成电路、通往该集成电路的输入端子和从该 集成电路引出的输出端子，针对该集成电路封装的正常操作，该开关电路可 操作用于通过至少一些该中间晶片的集成电路选择性地将该第二晶片的第二 集成电路的第二输入端子耦接至该第一晶片的第一集成电路的第一输出端 子，并且该开关电路可操作用于选择性地测试所选择的一个中间晶片的集成 电路，使得将施加到该第一外部端子的测试信号中继给所选择的中间晶片的 集成电路的输入端子，并且将针对该所选择的中间晶片的集成电路的输出端 子上的测试信号的响应信号中继给该第二外部端子。
16、 根据前述权利要求中任一权利要求所述的集成电路封装，其中，在 该第一晶片上设置对应于各个第一外部端子的第一输入焊盘，各个第一输入 焊盘被耦接至相应的第一外部端子，并且通过该开关电路可选择性地耦接至 相应的一个或多个第一输入端子、相应的一个或多个第一输出端子以及相应 的一个或多个第二输入端子中的可选端子的所选择的一个端子。
17、 根据权利要求16所述的集成电路封装，其中，在该第一晶片上设置 对应于各个第一输出端子的第一输出焊盘，通过该开关电路将各个第一输出 焊盘选择性地耦接至相应的第一输出端子和相应的第一输入焊盘中的所选择 的一个。
18、 根据权利要求17所述的集成电路封装，其中，在该第二晶片上设置 对应于各个第二输入端子的第二输入焊盘，各个第二输入焊盘耦接至相应的 第一输出焊盘，并通过该开关电路选择性地耦接至相应的第二输入端子和相 应的第二外部端子中的所选择的一个。
19、 根据权利要求18所述的集成电路封装，其中，在该第二晶片上设置 对应于各个第二外部端子的第二输出焊盘，各个第二输出焊盘耦接至相应的 第二外部端子，并通过该开关电路选择性地耦接至相应的第二输出端子和第 二输入焊盘中的所选择的一个。
20、 根据前述权利要求中任一权利要求所述的集成电路封装，其中，该 开关电路包括第一开关电路和第二开关电路，该第一开关电路被实施为在该 第一晶片上的第一集成开关电路，而该第二开关电路被实施为在该第二晶片 上的第二集成开关电路。
21、根据前述权利要求中任一权利要求所述的集成电路封装，其中，该 开关电路包括被实施为在各个中间晶片上的集成电路的中间幵关电路。
22、根据前述权利要求中任一权利要求所述的集成电路封装，其中，提 供对施加于其上的外部生成信号进行响应的控制电路，以选择性地操作该开 关电路。
23、 根据权利要求22所述的集成电路封装，其中，该控制电路被实施为 在该第一晶片和该第二晶片中的至少一个晶片上的集成电路。
24、 根据前述权利要求中任一权利要求所述的集成电路封装，其中，该 第一晶片和第二晶片被装配在支撑体上并且与该支撑体一起被封装，该第一 外部端子和该第二外部端子延伸出该封装之外。
25、 一种集成电路封装，其中，该集成电路封装包括第一晶片，具有位于其上的第一集成电路，以及通往该第一集成电路的 至少一个第一输入端子和从该第一集成电路引出的多个第一输出端子；第二晶片，具有位于其上的第二集成电路，以及通往该第二集成电路的 多个第二输入端子和从该第二集成电路引出的至少一个第二输出端子；至少一个第一外部端子，其可从外部访问该集成电路封装， 至少一个第二外部端子，其可从外部访问该集成电路封装，以及 开关电路，其针对该集成电路封装的正常操作，可操作用于选择性地将 该第一外部端子或各个第一外部端子耦接至这个第一输入端子或相应的一个 第一输入端子、将该第二外部端子或各个第二外部端子耦接至这个第二输出 端子或相应的一个第二输出端子，并且将各个第二输入端子耦接至相应的一 个第一输出端子，该开关电路可操作用于对在该第一输入端子或多个第一输 入端子和该第一输出端子的可选组合与该第二输入端子和该第二输出端子或 多个第二输出端子的可选组合之间的第一集成电路和第二集成电路协助进行 选择性测试，使得将施加到这个第一外部端子或多个第一外部端子中的一个 外部端子的测试信号中继给该第一集成电路和该第二集成电路中所选择的一 个集成电路的该第一输入端子和该第二输入端子中所选择的一个输入端子， 并且将针对在该第一集成电路和该第二集成电路中所选择的一个集成电路的 第一输出端子和第二输出端子中所选择的一个输出端子上的测试信号的响应 信号中继给这个第二外部端子或多个第二外部端子中的一个外部端子。
26、 根据权利要求25所述的集成电路封装，其中，提供至少一个中间晶 片，该中间晶片具有位于其上的集成电路、通往该集成电路的多个输入端子 和从该集成电路引出的至少一个输出端子，针对该集成电路封装的正常操作, 该开关电路可操作用于通过该至少一个中间晶片的集成电路选择性地将该第 二晶片的第二集成电路的第二输入端子耦接至该第一晶片的第一集成电路的 第一输出端子，并且该开关电路可操作用于对在该至少一个中间晶片中的所 选择的一个中间晶片的集成电路的输入端子和输出端子的可选组合之间的该 至少一个中间晶片中的一个中间晶片的集成电路协助进行选择性测试，使得施加到这个第一外部端子或多个第一外部端子中的一个外部端子的测试信号 中继给所选择的中间晶片的集成电路的所选择的一个输入端子，并且将针对 所选择的中间晶片的集成电路的这个输出端子或所选择的一个输出端子上的 测试信号的响应信号中继给该第二外部端子。
27、 一种用于制造集成电路封装的方法，所述集成电路封装包括其上形 成有各自的集成电路的两个晶片，并且该集成电路的输入端子和输出端子是 可直接访问的，以协助对该集成电路进行测试，该方法包括以下步骤提供该两个晶片中的第一晶片，该第一晶片具有位于其上的第一集成电 路、通往该第一集成电路的第一输入端子和从该第一集成电路引出的第一输 出端子；提供该两个晶片中的第二晶片，该第二晶片具有位于其上的第二集成电 路、通往该第二集成电路的第二输入端子和从该第二集成电路引出的第二输 出端子；提供第一外部端子，该第一外部端子可从外部访问该集成电路封装， 提供第二外部端子，该第二外部端子可从外部访问该集成电路封装，以及提供开关电路，该开关电路针对该集成电路封装的正常操作，可操作用 于选择性地将该第一输入端子耦接至该第一外部端子、将该第二输出端子耦 接至该第二外部端子并将该第二输入端子耦接至该第一输出端子，该开关电 路可操作用于协助进行该第一集成电路和该第二集成电路的选择性测试，使 得将施加到该第一外部端子的测试信号中继给该第一集成电路和该第二集成 电路中的所选择的一个集成电路的该第一输入端子和第二输入端子中的一个 输入端子，并且将针对在该第一集成电路和该第二集成电路中所选择的一个 集成电路的第一输出端子和第二输出端子中的一个输出端子上的测试信号的 响应信号中继给该第二外部端子。
28、 一种用于制造集成电路封装的方法，该集成电路封装包括其上形成 有各自的集成电路的两个晶片，并且该集成电路的输入端子和输出端子是可 直接访问的，以协助对该集成电路进行测试，该方法包括以下步骤提供该两个晶片中的第一晶片，该第一晶片具有位于其上的第一集成电 路、通往该第一集成电路的至少一个第一输入端子和从该第一集成电路引出 的多个第一输出端子；提供该两个晶片中的第二晶片，该第二晶片具有位于其上的第二集成电路、以及通往该第二集成电路的多个第二输入端子和从该第二集成电路引出 的至少一个第二输出端子；提供至少一个第一外部端子，其可从外部访问该集成电路封装， 提供至少一个第二外部端子，其可从外部访问该集成电路封装，以及 提供开关电路，该开关电路针对该集成电路封装的正常操作，可操作用 于选择性地将该第一外部端子或各个第一外部端子耦接至这个第一输入端子 或相应的一个第一输入端子、将该第二外部端子或各个第二外部端子耦接至 这个第二输出端子或相应的一个第二输出端子，并且将各个该第二输入端子 耦接至相应的一个第一输出端子，该开关电路可操作用于对在该第一输入端 子或多个第一输入端子和该第一输出端子的可选组合与该第二输入端子和该 第二输出端子或多个第二输出端子的可选组合之间的第一集成电路和第二集成电路协助进行选择性测试，使得将施加到这个第一外部端子或多个第一外 部端子中的一个外部端子的测试信号中继给该第一集成电路和该第二集成电路中所选择的一个集成电路的该第一输入端子和该第二输入端子中所选择的 一个输入端子，并且将针对在该第一集成电路和该第二集成电路中所选择的 一个集成电路的第一输出端子和第二输出端子中所选择的一个输出端子上的 测试信号的响应信号中继给这个第二外部端子或多个第二外部端子中的一个 外部端子。
全文摘要
在树脂封装壳体(6)中包括在第一晶片(2)上制造的数字信号处理集成电路(8)和在第二晶片(3)上制造的数模转换电路(9)。第一外部端子(16)通过对应的主输入开关(19)被选择性地耦接到数字信号处理集成电路(8)的对应第一输入端子(10)，并且数字信号处理集成电路(8)的第一输出端子(11)通过主输出开关(23)和从输入开关(25)被选择性地耦接到数模转换电路(9)的第二输入端子(12)。数模转换电路(9)的第二输出端子(13)通过从输出开关(30)被选择性地耦接到第二外部端子(17)。开关(19、23、25、30)被构造用于通过向第一外部端子(16)中适当的一个施加测试信号并在第二外部端子(17)读取响应信号，来选择性测试在第一输入、输出端子(10，11)的可选组合和第二输入、输出端子(12，13)的可选组合之间的数字信号处理集成电路(8)和数模转换电路(9)的功能。
文档编号G01R31/317GK101379407SQ200780004084
公开日2009年3月4日 申请日期2007年1月22日 优先权日2006年1月31日
发明者诺埃尔·A·麦克纳马拉 申请人:联发科技股份有限公司