用来防止扫描移位期间的峰值功率问题的电路系统的制作方法

专利名称：用来防止扫描移位期间的峰值功率问题的电路系统的制作方法
技术领域：
本发明的实施例一般涉及扫描技术。
扭旦 冃私
扫描设计在用于数字电路的面向测试的设计(DFT)中使用。扫描设 计提供测试接入以改进待测器件(DUT)的可测试性并降低测试成本。在 现有技术图1中描述了扫描设计的示例。扫描设计的目的是提供测试接入 以增加组合电路的可测试性。扫描设计可用扫描寄存器替换普通内部寄存 器。扫描寄存器向普通寄存器添加被成为扫描路径的信号路径，从而可直 接从外部访问该普通寄存器。如果扫描启用(SE)信号被设置成例如逻辑 高信号(可称为1)，则扫描路径有效。或者，普通路径被选择，且扫描寄 存器起普通寄存器的作用。扫描寄存器的扫描路径以串行方式连接，以形 成被称为扫描链的移位寄存器。因为用来加载和卸载扫描链的时间占据了 全部测试时间，所以可以有并联的多个扫描链以减少测试时间。可通过诸 如内建的自检(BIST)之类的片上测试电路系统在内部接入扫描链，禾n/或 通过外部测试仪接入扫描链。
参考图1，集成电路芯片中的组件IO包括包括扫描链14，其包括耦合 至组合逻辑18中的电路的多路复用器20-l…20-N和寄存器(诸如触发器) 22-1...22-N。寄存器22-l…22-N由时钟信号CLK进行时钟控制。首先，选 择扫描路径(SE=1)，且将输入测试图形(SI)移至扫描链中以初始化扫 描寄存器。寄存器22- 1...22-N的输出对诸如逻辑门30、 36以及40中的一 个或多个之类的组合逻辑有效。第二，选择普通功能路径，而且强制初级 输入(PI)。然后，测量初级输出(PO)并与期望输出比较。将诸如门30、 36、 40和/或42的输出之类的组合逻辑18的某些输出提供作为多路复用器 20-1...20-N的0输入，当SE=0时，多路复用器20-1...20-N将他们提供给寄存器22-l…22-N的输入端。应用时钟(CLK)脉冲以将组合逻辑18的测 试响应捕获到寄存器中。然后选择扫描路径(SE=1)，并当移入下一输入 测试图形时，将测试响应(测试向量)移出(扫描输出SO)。将所获得的 测试响应SO与期望响应比较，以确定DUT是好还是坏。此过程重复直到 使用了所有测试图形。当SE=1时为扫描输入周期，而当SE=0时为捕获周 期。
图2示出包括如图1的扫描链中所示的多个多路复用器和寄存器的扫 描链部分46和用来接收扫描链部分46的输出并保持该输出直到时钟转变 为低的锁定锁存器48。锁定锁存器用来容许最多例如半个时钟周期的时钟 偏移。
在现有技术的图3中示出了在扫描移位期间的峰值功率问题，图3包 括由CLK1信号进行时钟控制的一个链中的寄存器52-1、 52-2以及52-3， 和由CLK2信号进行时钟控制的另一扫描链中的寄存器54-1和54-2，每一 个寄存器均耦合到组合逻辑50。(由于空间有限，没有示出多路复用器。) 当然，这些链可以更大。当扫描链被加载时，可将可能过多数量的转变从 扫描寄存器注入组合逻辑器中。那些注入的转变会引起逻辑门的输出切换， 并在DUT内产生更多转变。
转变的产生需要从电源电压(VDD)供给的功率。这样过多的瞬时功 率需求会产生如图4中所示的供电电压噪声。所得的供电电压噪声会改变 DUT的工作频率，而且会引起诸如保持时间违规之类的时序问题。所得的 时序问题会使想要的测试功能失效，而且引起错误的测试决策。
为帮助解决此问题，诸如图3中的现有技术组件提供不同相位(在不 同时间)的扫描移位时钟，这称为时钟偏移。例如，在图5中，移位时钟 CLK1、 CLK2、 ...CLKn在不同时刻具有上升沿。然而，现有技术电路并未 有效地使用时钟偏移。
概述
在某些实施例中， 一种芯片包括第一和第二扫描链部分，它们分别包 括寄存器和多路复用器，该多路复用器用来在扫描输入周期期间向寄存器提供扫描输入信号，且在捕获周期期间提供捕获到的输出信号。该芯片还 包括用来分别向第一和第二扫描链部分的寄存器提供第一和第二测试时钟 信号的电路系统，其中在扫描输入周期期间，第二测试时钟信号通过电路 系统中的与捕获周期期间不同的信号路径提供，而且在扫描输入周期期间， 第二测试时钟信号相对于第一测试时钟信号偏移。
在某些实施例中， 一种芯片包括第一和第二扫描链部分，它们分别包 括寄存器和多路复用器，该多路复用器用来在扫描输入周期期间向寄存器 提供扫描输入信号，且在捕获周期期间提供捕获到的输出信号。该芯片还 包括用来分别向第一和第二扫描链部分的寄存器提供第一和第二测试时钟 信号的电路系统，其中在扫描输入期间，第二测试时钟信号相对于第一测 试时钟信号偏移，而在捕获周期期间，第一和第二测试时钟信号对准。
在某些实施例中，该芯片在测试系统中。
在某些实施例中， 一种方法包括通过第一测试时钟电路产生第一测 试时钟信号；以及延时来自第一测试时钟电路的信号。该方法还包括通过 提供捕获时钟信号或来自第一测试时钟电路的延时信号作为第二测试时钟 信号来产生第二测试时钟信号。该方法还包括向第一扫描链部分的寄存器 提供第一测试时钟信号，并向第二扫描链部分的寄存器提供第二测试时钟 信号。
描述并要求保护其它实施例。


通过参考用来说明本发明的实施例的以下描述和附图，可理解本发明 的实施例。然而，本发明不限于这些附图的细节。
图1是包括扫描链和组合逻辑的现有技术组件的框图表示。 图2是现有技术的扫描链部分和锁定锁存器的框图表示。 图3是包括扫描链和组合逻辑的现有技术组件的框图表示。
图4是与图3的组件有关的供电电压噪声的表示。 图5示出现有技术的扫描移位安排。
图6是根据本发明的某些实施例的用来提供第一和第二测试时钟信号的测试时钟电路系统的框图表示。
图7是根据本发明的某些实施例的用来提供第一和第二测试时钟信号 的第一和第二测试时钟电路的框图表示。
图8是根据本发明的某些实施例的用来提供第一和第二测试时钟信号 的第一和第二测试时钟电路以及时钟发生电路的框图表示。
图9是根据本发明的某些实施例的用来提供第一和第二测试时钟信号
的第一和第二测试时钟电路以及控制信号锁存器的框图表示。
图IO示出根据本发明的某些实施例的扫描移位安排。
图11是根据本发明的某些实施例的用来提供第一和第二测试时钟信 号的第一和第二测试时钟电路以及控制信号锁存器的框图表示。
图12是根据本发明的某些实施例的扫描链部分和锁定锁存器的框图 表示。
图13是根据本发明的某些实施例的耦合到组合逻辑和测试时钟电路 的扫描链部分(SCS)的框图表示。
图14和15分别是首先根据本发明的某些实施例的耦合到外部测试仪 的芯片的框图表示。
详细描述
参考图6，电路系统60向扫描链部分(诸如图13中所示)中的时钟 寄存器提供第一和第二测试时钟信号TCLK1和TCLK2。 TCLK1信号是导 线62上的CLK1信号，它在扫描输入周期期间表示扫描移位时钟信号，且 在捕获周期期间表示捕获时钟。TCLK2信号由测试时钟电路78提供，测 试时钟电路78包括延时值为K2 (它是某些时间量，诸如半时钟周期的一 部分)的延时电路82。作为示例，延时电路82可包括时钟缓冲器、均匀的 一系列反相器或其它延时单元。延时电路82接收导线卯上的TCLK1信号。 多路复用器88接收延时电路82的输出和导线64上的时钟信号2(CLK2)。 当扫描启用信号在扫描输入周期期间为1 (例如高)时，多路复用器88将 来自延时电路82的输出提供作为TCLK2信号。因此，延时电路82的输出 被称为扫描移位时钟(SCLK2)。当扫描启用信号在捕获周期期间为0 (例如低)时，多路复用器88将CLK2信号提供作为TCLK2信号。因此，CLK2 信号被称为捕获时钟信号(CCLK2)。
由于延时电路82引起的延时，TCLK2在扫描输入周期期间相对于 TCLK1偏移，但在捕获周期期间，当多路复用器88选择CCLK2信号时， 只要CLK1和CLK2对准，贝U TCLK1和TCLK2对准。信号CLK1和CLK2 可发源于公共信号，因为承载的导体接合(如图8中所示)，或者它们可 被电路系统分开。可取决于实现方式对准或不对准CLK1与CLK2。此外， 如图6中可见，TCLK2在扫描输入周期期间(导线62至导线90至延时电 路82至多路复用器88)由与接收周期期间(导线64至多路复用器88)不 同的信号路径提供。
图7示出用来提供第一和第二测试时钟信号TCLK1和TCLK2的电路 系统74。 TCLK1信号由第一测试时钟电路76提供，该第一测试时钟电路 76包括延时值为K1 (它是某些时间量，诸如半时钟周期的一部分)的延时 电路80。延时电路80接收导线68上的扫描移位时钟信号(SCLK)。延时 电路80的输出被称为第一扫描移位时钟信号(SCLK1)，以将其区别于第 二扫描移位时钟信号(SCLK2)。多路复用器86接收延时电路80的输出 和导线66上的第一捕获时钟信号(CCLK1)。第二测试时钟电路78包括 具有延时K2的延时电路82， K2可与K1相同或不同(更高或更低)。延 时电路82在导线90上接收来自第一测试时钟电路76的信号。在图7中示 出两个示例。作为第一示例，在导线90上将延时电路80的输出处的SCLK1 提供给延时电路82。作为第二示例(以虚线示出)，在导线90上将多路复 用器86的输出提供给延时电路82。当扫描启用信号在扫描输入周期期间为 1 (例如高)时，多路复用器86传送来自延时电路80的输出端处的SCLK1 作为TCLK1信号，而多路复用器88传送来自延时电路82的输出端处的 SCLK2作为TCLK2信号。当扫描启用信号在捕获周期期间为0 (例如低) 时，多路复用器86传送CCLK1信号作为TCLK2信号，而多路复用器88 传送导线64上的CCLK2信号作为TCLK2信号。
在图7中，在扫描输入周期期间，TCLK2相对于TCLK1偏移，但在 捕获周期期间，只要CCXK1禾口 CCXK2对7隹，贝lj TCIJC1禾口 TCLK2对准。此外，在扫描输入周期期间(导线68至延时电路80至多路复用器86，和 导线68至延时电路80至导线90至延时电路82至多路复用器88)，与捕 获周期期间(导线66至多路复用器86，和导线64至多路复用器88)，TCLK1 和TCLK2由不同的信号路径提供。
图8类似于图7，其不同之处在于它示出CCLK1、 SLK以及CCLK2 信号发源于导线70上的公共信号CLK，该公共信号CLK是与(AND)门 96的输出。对与门96的输入是测试模式信号和来自时钟发生电路98 (它 可以是锁相环(PLL)、延时锁定环(DLL)或其它电路)的CLK信号。 有多种其它方法来实现本发明的实施例。例如，某些实施例不包括与门96 和测试模式信号。
图7表明TCLK1在SE=0时(接收周期)可被平衡，因为CCLK1可 与CCLK2对准。在图8中，CCLK1与CCLK2对准，因此它们被平衡。
图9和11示出具有可编程延时的测试时钟电路的示例。该编程可从串 行输入到串行输出串行地实现。取决于寄存器116 (或116-1、 116-2)的内 容，当SE=1时，可传送SCLK或经延时的SCLK作为TCLK。通过在TCLK1 中包括或避开延时，还可控制TCLK2中的延时(或时钟偏移量)。如果相 似的可编程性在各个测试时钟中实现，则所提出的全部测试时钟结构可以 非常灵活地实现用于扫描移位的各种安排。
参考图9，测试时钟电路IIO包括延时电路120 (具有延时值ml)和 多路复用器124，它们中的每一个接收扫描移位时钟信号(SCLK)。多路 复用器124由来自延时控制信号通过寄存器(锁存器，触发器)116的值控 制，以允许SCLK或经延时的SLCK信号输入多路复用器86的输入端，多 路复用器86还接收第一捕获时钟信号(CCLK1)并将输出提供至延时电路 128 (具有延时值nl)。延时控制信号和多路复用器124允许可编程的延时 量。测试时钟电路112包括延时电路132 (具有延时值m2)，其接收导线 90上的来自测试时钟电路UO的来自延时电路128之前或之后(或来自某 些其它位置)的信号。如虚线所示，在某些实施例中，电路112包括类似 于多路复用器124的多路复用器134;但在其它实施例中，它不包括多路复 用器。多路复用器88接收延时电路132或多路复用器134的输出和第二捕获时钟信号(CCLK2)。在某些实施例中，多路复用器134可由触发器116 或未在图9中示出的另一触发器控制。在扫描输入周期中(扫描启用信号 为l)，多路复用器86传送SCLK或经延时的SCLK，且多路复用器88传 送延时电路132或多路复用器134的输出，这取决于其它实现选择是另外 的经延时的SCLK信号还是与来自多路复用器86的SCLK信号基本对准。 在捕获周期中(扫描启用信号为0)，多路复用器86传送CCLK1，且多路 复用器88传送CCLK2。延时电路138 (具有延时值n2)使多路复用器134 的输出延时。在某些实施例中不包括延时电路128和138。
在某些实施例中，延时值ml +111与来自图7和8的K1相同，而m2 +n2 与K2相同，但在其它实施例中不是这种情况。在某些实施例中，为了减少 用来实现延时的时钟缓冲器的数量，可利用功能或捕获时钟路径中的时钟 缓冲器。在某些实施例中，作为特殊情况，如果1111 = 012 = 0，则所提出的 测试时钟电路可利用现有的时钟缓冲器(已在该设计中)实现，而且不需 要额外的缓冲器，但在其它实施例中不是这种情况。
在图9中，在扫描输入周期期间，TCLK2可相对于TCLK1偏移，但 在捕获周期期间，只要CCIJC1禾口 CCXK2对准，贝U TCXK1禾口 TCLK2对准。 此外，TCLK1和TCLK2在扫描输入周期期间由不同于捕获周期期间的信 号路径提供。
图11类似于图9，不同之处在于测试时钟电路152包括由多路复用器 148接收的延时电路120-1、 120-2以及120-3，多路复用器148由通过寄存 器116-1和116-2的延时控制信号1和2控制。取决于控制信号1和2的值， 多路复用器148选择具有ml、 m2或m3延时水平的SCLK或SCLK，这允 许比图9更高的可编程性。测试时钟电路112可包括类似的电路系统。
在图6-9和11中，TCLK1和TCLK2是用于两个测试时钟域的信号。 例如，由测试时钟电路78添加的测试时钟域可与该设计层级内的功能时钟 域或局部时钟域重合。在某些实施例中，可从最高级的单个移位时钟 (SCLK)推导例如局部扫描移位时钟SCLK1和SCLK2的集合。在某些实 施例中，各个局部时钟可用来移位各个测试时钟域中的扫描链部分。可引 入期望的延时以偏移各个推导出的局部时钟以避免并发扫描移位。在局部移位时钟中插入的延时可以串联方式连接以形成串联延时链。在某些实施 例中，串联链可实现顺序扫描移位的安排，而且可保证在某些安排的时钟 域中的非并发扫描移位。
图IO示出测试时钟TCLK1、 TCLK2…TCLKn中的不同扫描移位时钟 信号SCLK1、 SCLK2…SLCKn。 SCLK1与SCLK2之间的相位差可为增加的 延时量(例如，增加的缓冲器数量)。SCLK1与SCLKn之间的延时可以 是总的延时量(例如总的缓冲器数量)。在某些实施例中，局部移位时钟 路径中的延时的串联连接可确保扫描移位可以是非并发的。在某些实施例 中，通过在执行下一次扫描移位之前在供电总线上设定包括小波动的转变 的时间，可确定该延时。通过引入延时而增加的测试时间与总测试时间相 比是可忽略的。在图10中，SCLK1被示为与SCLK对准，但可将它延时， 从而SCLK1在SCLK2的位置，而且进一步延时SCLK2等。
当扫描数据从一个测试时钟域移位至其它时钟域时，引入有意的延时 以安排扫描移位会引起保持时间违规。为防止保持时间问题，可将诸如图 12中所示的锁定锁存器164-1之类的锁定锁存器置于扫描链部分160-1的 末端。参考图12，扫描链部分160-1包括多路复用器166-1...166-N，它们 将来自组合逻辑162的扫描输入信号(SI)或捕获输出信号提供给寄存器 (例如触发器)168-1...168-N。来自寄存器168-N的扫描输出信号(可以是 SI或捕获信号)被提供给锁定锁存器164-1，它在TCLKIl的下一下降沿将 该信号输出。在某些实施例中，锁定锁存器可帮助容许高达半个SCLK时 钟周期的时钟偏移。
有多种方法来实现具有扫描链部分的测试时钟电路。例如，图13示出 电路系统，其包括用来向扫描链部分(SCS) 160-1、 160-2、 160-3、 160-4、 160-5以及160-6(它们与逻辑162通信)和锁定锁存器164-1 、 164-2、 164-3、 164-4、 164-5以及164-6提供测试时钟信号TCLK1、TCLK2、TCLK3、TCLK4、 TCLK5以及TCLK6的测试时钟电路188-1、 188-2、 188-3、 188-4、 188-5 以及188-6。测试时钟信号可如上所述地偏移。所提供的延时量在不同的测 试时钟电路中可不同。在某些实施例中，测试时钟电路188-1和/或188-4 仅仅是类似于图6中的导线62的导线。在某些实施例中，锁定锁存器164-3的SO输出是扫描链部分160-4的SI输入，但在其他实施例中不是这种情 况。可按照除图13中所示以外的顺序排列扫描链部分。捕获时钟信号 CCUC1、 CCLK2、 CCLK3、 CCLK4、 CCLK5以及CCUC6可发源于公共信 号(如图8中一样)，或它们中的两个或多个可被电路系统分开；而且它 们可对准，或它们中的两个或多个可不对准(从而它们不被平衡)。在某 些实施例中，测试时钟域可以是分层模块内的局部时钟域、功能时钟域或 任何功能时钟域的子时钟域。
在某些实施例中，所提出的扫描结构抑制了向测试时钟域扫描移位期 间的时序问题，包括保持时间违规。因此，在这些实施例中，可局部地解 决那些时序问题。这在层级设计环境中是显著优点，在该层级设计环境中 时序问题可在设计层级内局部地解决。
图13可显示两个并发的顺序扫描移位安排。测试时钟域1、 2以及3 中的扫描移位有次序而且非并发，类似于域4、 5以及6。然而，那两个顺 序扫描移位安排可以是并发的。通过施加顺序约束，可使并发的顺序扫描 移位安排成为顺序的。例如，如果TCLK3连接至TCC 188-4的输入端(或 者TCLK6连接至TCC 188-1)，则两个并发的顺序扫描移位安排可变成单 个顺序安排。
以下概括了可用于某些实施例的时序时钟电路插入。在其它实施例中 可使用其它技术。
1. 建立测试时钟域
2. 安排用于扫描移位的测试时钟域
3. 对于每一组扫描链部分，确定移位时钟路径(TM4且SE4)中所需 的时钟延时，并确定局部域
4. 在移位时钟路径中插入所确定的时钟延时
5. 在SE=0的情况下使功能和扫描移位时钟平衡
6. (可选)通过在功能或捕获时钟树中使用时钟缓冲器优化插入的延
时
有关这些项目，可结合某些实施例使用以下信息，但对于其它实施例 它不是必需的。首先，通过插入所提出的测试时钟电路(TCC)可建立测试时钟域。TCC的输出端将时钟提供给测试时钟域。如果建立测试时钟域， 则可安排它们用于扫描移位。可将测试时钟域划分成有顺序的测试时钟域 集合。通过在移位时钟路径中插入时钟缓冲器可使各组测试时钟域有顺序。 安排好的移位时钟可以串联方式连接，以确保非并发扫描移位。在插入延
时之后所得的时钟树电路系统可在图7-9和11中示出，且仅缓冲器被插入
移位时钟路径。在插入延时之后，在不考虑移位时钟的情况下，可平衡功
能和捕获时钟。这可通过在SE=0时约束CTS (时钟树合成)来实现，如以 上提到地。CTS放置时钟树缓冲器以平衡功能时钟树或时钟路径。一旦CTS 完成，移位时钟路径中插入的时钟缓冲器可被功能时钟路径中可用的时钟 缓冲器代替，如图9和11中所示。在优化之后需要少量增加的CTS运行， 以确保CTS结果的有效性。在某些实施例中，因为不需要平衡移位时钟， 所以在捕获时钟树的合成期间可忽略移位时钟。因为在时钟树综合(CTS) 期间可忽略移位时钟，所以所提出的电路不需要使CTS和下层设计流程复 杂。如上所述，并非所有实施例均需要以上这些细节。
峰值功率问题的不正确处理会引起时序问题，从而导致不正确测试决 策。它还会引起诸如片上系统(SOC)器件之类的大系统芯片中的功率故 障。在某些实施例中，所提出的解决方案通过避免并发扫描移位来降低峰 值功率。在某些实例中，为实现较低峰值功率，捕获时钟可与移位时钟分 离。而且在移位时钟路径中实施峰值功率降低安排。该安排对捕获时钟路 径无影响。通过使用时钟缓冲器或延时单元使扫描移位时钟偏移可实现该 安排。而且，在某些实施例中，延时的极端精确性并不重要，而且可使用 其延时大到足以避免并发扫描移位的任何小时钟缓冲器。不过，其它实施 例使用特殊的时钟缓冲器。
图14示出具有芯片214的系统210，该芯片214包括组合逻辑222和 扫描链电路系统224 (例如类似于图13的扫描链电路系统)。扫描链电路 系统224从测试图形发生器218接收SI信号，并将输出信号提供给分析电 路系统228。分析电路系统228的结果可通过芯片接口 234提供给外部测试 仪216。
图15示出具有芯片252的系统250，该芯片252包括组合逻辑222和扫描链电路系统224。扫描链电路系统224从外部测试仪256中的测试图形 发生器262接收SI信号，并通过芯片接口 254将输出信号提供给外部测试 仪216中的分析电路系统228。
本发明不限于任何特定的信令技术或协议。例如，信令可以是单端的 或差分的。该信令可包括仅两个电压电平或两个以上电压电平。该信令可 以是单数据率、双数据率、四倍数据率或八倍数据等。该信令可涉及经编 码的码元和/或分组信号。可使用选通信号而不是时钟信号。当提到逻辑高 电压时，可修改该电路系统，从而可替代地使用逻辑低电压，反之亦然。
在所示组件之间可能有中间结构。此处所描述或示出的各种芯片可具 有未示出或描述的附加的输入或输出。在这些附图的系统的实际实现中， 可能有未示出的附加的电路系统、控制线以及可能的互连。当附图示出通 过导线连接的两个框时，可能有未示出的中间电路系统。此处提到的导线 不需要是连续性材料。例如，它们可包括通孔或其它连接结构。框的形状 和相对大小不旨在涉及实际的形状和相对大小。
实施例是本发明的实现或示例。在本说明书中对"实施例"、"一个实施 例"、"某些实施例"的引用意味着结合这些实施例所描述的特定特征、结构 或特性被包括在至少某些实施例中，但不一定被包括在所有实施例中。"实 施例"、"一个实施例"、"某些实施例"的多次出现不一定都指代相同的实施 例。
当提到元件"A"耦合至元件"B"时，元件A可直接耦合至元件B，或通 过例如元件C间接地耦合。当说明书或权利要求声明组件、特征、结构、 过程、或特征A"引起"组件、特征、结构、过程或特征B时，它意味着"A" 至少是"B"的部分起因，但还可能有帮助引起"B"的至少一个其它组件、特 征、结构、过程或特征。
如果说明书声明"可"、"可能"或"可以"包括组件、特征、结构、过程或 特征，则不一定必须包括该特定组件、特征、结构、过程或特性。如果说 明书或权利要求引用"一个"元件，这不意味着仅有一个该元件。
本发明不限于此处所描述的特定细节。实际上，在本发明的范围内可 作出对上述说明和附图的许多其它改变。因此，限定本发明的范围的是所附权利要求及其任何修改，而非上述描述'
权利要求
1.一种芯片，包括第一和第二扫描链部分，它们分别包括寄存器和多路复用器，所述多路复用器在扫描输入周期期间向所述寄存器提供扫描输入信号，且在捕获周期期间提供捕获到的输出信号；以及电路系统，用来分别向所述第一和第二扫描链部分的寄存器提供第一和第二测试时钟信号，其中所述第二测试时钟信号在所述扫描输入周期期间通过所述电路系统中的与所述捕获周期期间不同的信号路径提供，而且在所述扫描输入周期期间，所述第二测试时钟信号相对于所述第一测试时钟信号偏移。
2. 如权利要求1所述的芯片，其特征在于，用来提供所述第一和第二测试时钟信号的电路系统包括第一测试时钟电路，其包括第一多路复用器，用来在所述扫描输入周期期 间传送经延时的扫描移位时钟信号作为所述第一测试时钟信号，且在所述捕获 周期期间传送第一捕获时钟信号作为所述第一测试时钟信号；以及第二测试时钟电路，其包括第二多路复用器，用来在所述扫描输入周期期 间传送来自所述第一测试时钟电路的经延时的信号作为所述第二测试时钟信 号，而在所述捕获周期期间传送第二捕获时钟信号作为所述第二测试时钟。
3. 如权利要求2所述的芯片，其特征在于，所述第一和第二测试时钟电 路包括在所述第一和第二多路复用器的输出端处的第一和第二延时电路，用来 在将所述第一和第二测试时钟信号分别提供给所述第一和第二扫描链部分的 寄存器之前将它们延时。
4. 如权利要求2所述的芯片，其特征在于，所述扫描移位时钟信号和所 述第一和第二信号捕获时钟信号发源于公共信号。
5. 如权利要求1所述的芯片，其特征在于，用来提供所述第一和第二测 试时钟信号的所述电路系统包括第一测试时钟电路，所述第一测试时钟电路包 括第一多路复用器，所述第一多路复用器在所述扫描输入周期期间传送第二多 路复用器的输出信号作为所述第一测试时钟信号，且在所述捕获期间传送捕获 时钟信号作为所述第一测试时钟信号，其中所述第二多路复用器的输出信号在控制信号具有第一值时是未经延时的扫描移位时钟信号，而在所述控制信号具 有第二值时是经延时的扫描移位时钟信号。
6. 如权利要求5所述的芯片，其特征在于，当所述控制信号具有第三值 时，所述经延时的扫描移位时钟信号是第一经延时的扫描移位时钟信号，而所 述第二多路复用器的输出信号是第二经延时的扫描移位时钟信号。
7. 如权利要求5所述的芯片，其特征在于，用来提供所述第一和第二测试时钟信号的电路系统包括第二测试时钟电路，其包括多路复用器，所述多路复用器在所述扫描输入 周期期间传送来自所述第一测试时钟电路的经延时的信号，且在所述捕获周期 期间传送第二捕获时钟信号，以及在所述第一多路复用器的输出端和所述第二测试时钟电路处的第一和第 二延时电路，用来在将所述第一和第二测试时钟信号分别提供给所述第一和第 二扫描链部分的寄存器之前将它们延时。
8. 如权利要求1所述的芯片，其特征在于，用来提供所述第一和第二测 试时钟信号的电路系统包括导线，用来提供所述第一测试时钟信号，以及测试时钟电路，用来接收第二时钟信号并接收和延时所述第一测试时钟信 号，且选择性地提供所述第二时钟信号或所述经延时的第一测试时钟信号作为 所述第二测试时钟信号。
9. 如权利要求8所述的芯片，其特征在于，所述第一测试时钟信号和所述第二时钟信号发源于时钟公共信号。
10. 如权利要求l所述的芯片，其特征在于，还包括用来向另外的扫描链部分提供另外的测试时钟信号的另外的测试时钟电路，而且其中所述第一扫描 链部分的输出端连接至所述第二扫描链部分的输入端。
11. 一种芯片，包括第一和第二扫描链部分，它们分别包括寄存器和多路复用器，所述多路复 用器在扫描输入周期期间向所述寄存器提供扫描输入信号，且在捕获周期期间 提供捕获到的输出信号；以及电路系统，用来分别向所述第一和第二扫描链部分的寄存器提供第一和第二测试时钟信号，其中所述第二测试时钟信号在所述扫描输入周期期间相对于 所述第一测试时钟信号偏移，而所述第一和第二测试时钟信号在所述捕获周期 期间对准。
12. 如权利要求11所述的芯片，其特征在于，用来提供所述第一和第二 测试时钟信号的电路系统包括第一测试时钟电路，其包括第一多路复用器，用来在所述扫描输入周期期 间传送经延时的扫描移位时钟信号作为所述第一测试时钟信号，且在所述捕获 周期期间传送第一捕获时钟信号作为所述第一测试时钟信号；以及第二测试时钟电路，其包括第二多路复用器，用来在所述扫描输入周期期 间传送来自所述第一测试时钟电路的经延时的信号作为所述第二测试时钟信 号，而在所述捕获周期期间传送第二捕获时钟信号作为所述第二测试时钟。
13. 如权利要求11所述的芯片，其特征在于，用来提供所述第一和第二 测试时钟信号的所述电路系统包括第一测试时钟电路，所述第一测试时钟电路 包括第一多路复用器，所述第一多路复用器在所述扫描输入周期期间传送第二 多路复用器的输出信号作为所述第一测试时钟信号，且在所述捕获周期期间传 送捕获时钟信号作为所述第一测试时钟信号，其中所述第二多路复用器的输出 信号在控制信号具有第一值时是未经延时的扫描移位时钟信号，而在所述控制 信号具有第二值时是经延时的扫描移位时钟信号。
14. 如权利要求11所述的芯片，其特征在于，用来提供所述第一和第二 测试时钟信号的电路系统包括导线，用来提供所述第一测试时钟信号，以及测试时钟电路，用来接收第二时钟信号并接收和延时所述第一测试时钟信 号，且选择性地提供所述第二时钟信号或所述经延时的第一测试时钟信号作为 所述第二测试时钟信号。
15. —种系统，包括芯片，其包括第一和第二扫描链部分，它们分别包括寄存器和多路复用器，所述多路复用器在扫描输入周期期间向所述寄存器提供扫描输入信号，且在捕获周期期间提供捕获到的输出信号；以及以下第一和第二电路系统中的至 少一个(1) 第一电路系统，用来分别向所述第一和第二扫描链部分的寄存 器提供第一和第二测试时钟信号，其中所述第二测试时钟信号在所述扫描 输入周期期间相对于所述第一测试时钟信号偏移，而所述第一和第二测试 时钟信号在所述捕获周期期间对准，以及(2) 第二电路系统，用来向所述第一和第二扫描链部分的寄存器分 别提供第一和第二测试时钟信号，其中所述第二测试时钟信号在所述扫描 输入周期期间通过所述电路系统中的与所述捕获周期期间不同的信号路 径提供，而且在所述扫描输入周期期间，所述第二测试时钟信号相对于所 述第一测试时钟信号偏移；以及测试仪，其耦合至所述芯片以接收与所述已捕获的输出信号有关的信号。
16. 如权利要求15所述的系统，其特征在于，所述芯片包括用来产生所 述扫描链输入信号的测试图形发生器和用来分析所捕获的输出信号的分析电 路系统。
17. 如权利要求15所述的系统，其特征在于，所述测试仪包括用来产生所述扫描链输入信号的测试图形发生器和用来分析与所捕获的输出信号有关 的信号的分析电路系统。
18. —种方法，包括通过第一测试时钟电路产生第一测试时钟信号； 将来自所述第一测试时钟电路的信号延时；通过提供捕获时钟信号或来自所述第一测试时钟电路的经延时信号作为 所述第二测试时钟信号来产生第二测试时钟信号；将所述第一测试时钟信号提供给第一扫描链部分的寄存器；以及 将所述第二测试时钟信号提供给第二扫描链部分的寄存器。
19. 如权利要求19所述的方法，其特征在于，所述第二测试时钟信号在 扫描输入周期期间相对于所述第一测试时钟信号偏移，而所述第一和第二测试 时钟信号在所述捕获周期期间对准。
20. 如权利要求19所述的方法，其特征在于，所述第二测试时钟信号在 所述扫描输入周期期间通过第二测试时钟电路中的与所述捕获周期期间不同 的信号路径提供，且所述第二测试时钟信号在扫描输入周期期间相对于所述第一测试时钟信号偏移-
全文摘要
在某些实施例中，一种芯片包括第一和第二扫描链部分，它们分别包括寄存器和多路复用器，该多路复用器用来在扫描输入周期期间向寄存器提供扫描输入信号，且在捕获周期期间提供捕获到的输出信号。该芯片还包括用来分别向第一和第二扫描链部分的寄存器提供第一和第二测试时钟信号的电路系统，其中在扫描输入周期期间，第二测试时钟信号通过电路系统中的与捕获周期期间不同的信号路径提供，而且在扫描输入周期期间，第二测试时钟信号相对于第一测试时钟信号偏移。描述并要求保护其它实施例。
文档编号G01R31/3185GK101627314SQ200880007491
公开日2010年1月13日 申请日期2008年1月2日 优先权日2007年3月8日
发明者薛真成, 金宪哲 申请人:晶像股份有限公司