专利名称：一种半导体芯片结形貌显现方法
技术领域：
本发明属于半导体芯片检测领域，特别涉及一种半导体芯片结形貌显现方法。
背景技术：
PN结是半导体芯片工作的基础，由相邻的N型结和P型结构成，以下简称为结。在芯片制造中，通过对芯片基材掺杂杂质而形成结，掺杂方法分为热扩散与离子 注入两种方法。通过显现并分析芯片基材中掺杂杂质的区域，即结形貌，可以达到对扩散、离子注 入工艺的监控，对芯片产品性能的分析等目的。结形貌的显现目前主要有SRP (扩展电阻测试)，SIMS ( 二次离子质谱仪)测试等。 现有技术中无论是SRP(扩展电阻测试)，SIMS(二次离子质谱仪)测试操作都较为复杂。
发明内容
为了解决对现有技术中结形貌的显现操作较为复杂的问题，本发明实施例提供了 一种半导体芯片结形貌显现方法，包括用化学试剂将芯片基板上方的电路结构全部去除，仅留下芯片基板；对芯片基板中的结位置切片；将切片后的芯片基板浸入染色试剂中预定时间后取出，显现芯片基板染色后的结 形貌。由本发明提供的具体实施方案可以看出，正是由于利用染色试剂染色实现结形貌 的显现，因此操作较为简单。
图1为本发明提供的第一实施例方法流程图；图2为本发明提供的方法对芯片A基板染色后的示意图；图3为本发明提供的方法对芯片B染色后的示意图；图4为本发明提供的方法对芯片C基板染色后的示意图；图5为本发明提供的方法对芯片D染色后的示意图。
具体实施例方式为了解决对现有技术中结形貌的显现操作较为复杂的问题，本发明第一实施例提 供了一种半导体芯片结形貌显现方法，对需要确认的芯片结位置切片。将切片后的芯片浸 入染色试剂中一定时间后取出，此时，结形貌即可显现出来。本实施例中的半导体芯片均 指平面型芯片(即芯片表面电路结构与芯片基材表面平行的芯片，如CM0S，Plarmer DMOS, Metal Gate芯片。)在显微镜下观察切片后的芯片剖面上的结，由于结较小，一般在扫描电 子显微镜下观察。去除芯片基板上方所有电路结构。用相同的结染色实验条件对芯片基板
3结染色，显现芯片基板染色后的结形貌。对比采用去除电路结构所显现的结形貌和未去除 电路结构所显现的结类似形貌，判断未去除电路结构所显现的结类似形貌是否正确。由于 直接利用染色试剂染色实现结形貌的显现，因此操作较为简单下面为本实施例方法流程如 图1所示，包括步骤101 用化学试剂盐酸将芯片基板上方的包括钝化层、介质层、金属层和多晶 硅层的电路结构全部去除，仅留下芯片基板。当然化学试剂还可以采用氢氟酸和磷酸等。步骤102 对需要确认结形貌的芯片基板切片。步骤103 将切片后的芯片基板浸入染色试剂中预定时间后取出，显示染色结果， 若在芯片基板结位置切片，则显现结形貌，否则，不显现结形貌。染色试剂的原理为同一样品中，芯片基板的所有位置受到的腐蚀条件都是相同 的，由于化学染色试剂对结和非结区的腐蚀速率不同，从而显现结，染色试剂包括氢氟酸、 醋酸、铬酸和硫酸铜等。切片后的芯片基板剖面上的结形貌是通过显微镜显现的，由于结较 小，一般在扫描电子显微镜下显现观察芯片基板染色后的结形貌。步骤104:对需要确认的芯片切片。与步骤102中对芯片基板切片不同，本步骤中的半导体芯片包括芯片基板和其上 方的电路结构，对芯片切片的位置与步骤102对芯片基板切片的位置相同。步骤105 切片后，将芯片浸入染色试剂与步骤103相同的预定时间后取出，若显 现出结类似形貌则执行步骤106。若显现不出结类似形貌，则认为失败，会再次换个位置切片或重新调整染色条件 重新执行步骤101-步骤105，直到显现出来结形貌，此时才有结果进而进行步骤106。步骤106 将芯片染色后的结类似形貌和芯片基板染色后的染色结果比较，若芯 片基板染色后的染色结果为显现结形貌，则说明芯片染色后的结类似形貌正确，否则不正确。其中步骤104、步骤105可以在步骤101、步骤102或步骤103之前，在步骤104和 步骤105之间也可以插入其它步骤如步骤101、步骤102和步骤103，但步骤101 —定在步 骤102之前，步骤102 —定在步骤103之前，步骤104 —定在步骤105之前，步骤101-步骤 105 一定在步骤106之前。例如，芯片A和芯片B是两片完全一样的芯片，芯片A基板染色后如图2所示包 括基板201，可见芯片A基板染色后没有结形貌202，芯片B染色后如图3所示，包括基板 201、电路结构203和结类似形貌204，图2中没有结形貌202，则说明图3的结类似形貌204 不正确。芯片C和芯片D是两片完全一样的芯片，芯片C基板染色后如图4所示包括基板 201和结形貌202，芯片D染色后如图5所示，包括基板201、电路结构203和结类似形貌 204，图4包括结形貌202，并与图5的结类似形貌204相同，则说明图5的结类似形貌正确。结在芯片基板中，芯片基板上方为芯片电路结构，在对芯片切片并进行结染色时， 染色试剂对芯片基板剖面均勻腐蚀的同时，亦会腐蚀其上方的芯片电路结构，电路结构由 多晶硅，介质，金属，钝化层等材料组成，不同位置的材料及电路布局不同，同一染色试剂对 不同材料的腐蚀速率不同，从而造成了染色试剂对腐蚀速率较快的芯片表面电路腐蚀完成 后，从芯片表面电路处进入其覆盖的芯片基板表面，而对于腐蚀较慢或不腐蚀的芯片表面电路，化学染色试剂就不可能进入其覆盖的芯片基板表面，所以，造成的结果是，芯片基板 部分位置受到两个方向的化学试剂腐蚀，一为染色试剂对芯片基板剖面均勻腐蚀，另一是 由于芯片基板上方的电路层被腐蚀，染色试剂从芯片表面电路被腐蚀处进入芯片基板表面 腐蚀。而芯片另外部分基板位置却只受到一个方向的化学试剂腐蚀，即染色试剂对芯片基 板剖面均勻腐蚀，由于染色试剂对芯片基板这一部分位置的上方电路腐蚀速率较慢或不腐 蚀，所以化学染色试剂也就不可能进入其覆盖的芯片基板表面进行腐蚀。所以，由于半导体芯片表面电路结构影响，使芯片基板的不同位置受到的腐蚀条 件是不相同的，芯片基板部分位置受到两个方向的化学试剂腐蚀，而芯片基板另外部分位 置却受到一个方向的化学试剂腐蚀，情况严重时，就会有结类似图形出现。虽然直接采用染色试剂对芯片直接进行染色显现结形貌，较为简单，但可能会有 结类似图形出现，因此需要采用将芯片基板上方的包括钝化层、介质层、金属层和多晶硅层 的电路结构全部去除，再用染色试剂对芯片基板直接进行染色显现结形貌。并以对芯片基 板直接进行染色显现的结形貌作为标准样本，判断对芯片直接进行染色显现的结类似形貌 是否正确。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
权利要求
一种半导体芯片结形貌显现方法，其特征在于，包括用化学试剂将芯片基板上方的电路结构全部去除，仅留下芯片基板；对芯片基板切片；将切片后的芯片基板浸入染色试剂中预定时间后取出，当对芯片基板中的结位置进行切片时，显现结形貌。
2.如权利要求1所述的方法，其特征在于，芯片基板上方的电路结构包括钝化层，介 质层，金属层，多晶硅层。
3.如权利要求1所述的方法，其特征在于，化学试剂包括磷酸、盐酸和氢氟酸。
4.如权利要求1所述的方法，其特征在于，染色试剂包括氢氟酸、醋酸、铬酸和硫酸铜 溶液。
5.如权利要求1所述的方法，其特征在于，所述芯片的芯片基板与基板上方的电路结 构平行。
6.如权利要求1所述的方法，其特征在于，所述芯片为CMOS、PlarmerDMOS或Metal Gate芯片。
7.如权利要求1所述的方法，其特征在于，将切片后的芯片基板浸入染色试剂中预定 时间后取出，当对芯片基板中的非结位置进行切片，不显现结形貌；还包括在与对芯片基板切片的相同位置，对包括芯片基板及其上方的电路结构的芯片切片；将切片后的芯片浸入染色试剂中预定时间后取出，若显现结类似形貌，则将芯片基板 染色后的结果与芯片染色后的结类似形貌进行比较，判断得到的芯片染色后的结类似形貌 是否正确。
8.如权利要求7所述的方法，其特征在于，若芯片基板染色后的结果为显现结形貌，则 芯片染色后的结类似形貌正确。
9.如权利要求7所述的方法，其特征在于，若芯片基板染色后的的结果为未显现结形 貌，则芯片染色后的结类似形貌不正确。
10.如权利要求1所述的方法，其特征在于，包括通过扫描电子显微镜观察显现芯片 基板染色后的结形貌。
全文摘要
本发明公开了一种半导体芯片结形貌显现方法，为了解决现有技术中结形貌的显现操作较为复杂的问题，本发明公开的方法包括用化学试剂将芯片基板上方的电路结构全部去除，仅留下芯片基板；对芯片基板切片；将切片后的芯片基板浸入染色试剂中预定时间后取出，若对芯片基板中的结位置进行切片，则显现芯片基板染色后的结形貌。利用染色试剂染色实现结形貌的显现，因此操作较为简单。
文档编号G01N23/225GK101995351SQ20091009057
公开日2011年3月30日 申请日期2009年8月27日 优先权日2009年8月27日
发明者金波 申请人:北大方正集团有限公司;深圳方正微电子有限公司