专利名称：预报集成电路静电放电失效的测试电路及预测方法
技术领域：
本发明属于电子电路技术领域，涉及静电放电失效实时预报电路及预测方法，可用于大/超大规模以上集成电路的测试与寿命预报。
背景技术：
目前，集成电路的可靠性测试技术得到越来越广泛的应用和发展，如航天电子、航空电子、汽车电子等领域。随着集成电路的发展，包括中央处理器、存储器、以及外围电路等完整系统的片上系统SOC对于提升系统性能、减少系统能耗、降低系统的电磁干扰和提高系统的集成度都有很大的帮助，它不仅顺应了产品轻薄短小的趋势，而且有着高效集成性能，所以正替代集成电路的主要解决方案并成为当前微电子芯片发展的必然趋势。然而，这也给集成电路的失效测试带来了困难。因为SOC是结构复杂的集成电路，包括了所有类型的逻辑电路、多种CPU、各种模拟模块和几百种不同类型的存储器，但是内嵌的性质和复杂的关系使SOC不能像传统的集成电路那样进行故障检测，故障预测和寿命预测。当有静电放电ESD应力出现时，SOC的ESD保护电路并不能完全将ESD应力泻放。这样，未完全泻放的ESD应力必然会造成SOC内部电路器件栅氧的损伤。这种损伤可能使器件直接失效，也可能形成栅氧的潜在损伤，而这种潜在损伤积累到一定程度，则会引起器件或者电路的失效。
当SOC端口存在静电放电ESD应力时，针对未完全被保护电路泻放的ESD应力引起的SOC内部电路的失效，以前的测试是在生产中应用的工艺控制测试以及使用在晶圆上专门设计的失效测试电路进行失效测试，这种测试由于使用晶圆上专门设计的失效测试电路，因而只能在模拟的SOC工作环境下对静电放电引起的SOC失效进行测试，并且这种测试并不能对ESD引起的失效进行实时测试并进行失效告警，无法满足电路实时测试以及进行寿命预报的要求。
发明内容
本发明的目的在于克服上述已有技术的不足，提供一种实时预报集成电路静电放电失效的测试电路及预测方法，以实现对集成电路在ESD应力引起的失效进行实时测试并进行失效告警。
本发明的目的是这样实现的 一.技术原理 当有ESD应力出现在SOC电路的端口时，SOC的ESD保护电路并不能完全将ESD应力泄放掉，这时未泻放的ESD应力就会直接加到内部电路，从而造成内部电路的损伤。本发明利用两个二极管组成能量转换控制电路，将未被泄放的ESD应力耦合到测试电容上。由二极管与测试电容组成的结构以保证测试电路对正、负ESD应力都保持敏感。当ESD应力加到与MOS栅极结构相同的测试电容上，测试电容结构将会产生损伤，当这种损伤达到一定程度时，测试电容的阻抗逐渐减小、泄漏电流将会逐步变大。当测试电容的阻抗小于设定值时，可以认为测试电容失效。这时将有一个失效电平送到锁存器。为了保证测试电容先于内部电路中的MOS栅极结构失效，起到预报的作用。本发明通过实验确定测试电容上应加的电压应力、获得集成电路的寿命曲线、确定报警时间和获得报警曲线。利用电容与二极管组成的电荷泵电路给测试电容提供足够的电压应力。利用一个应力延迟电路和应力控制电路来控制电荷泵的输出电压以及给测试电容所加的应力时间。当测试电容失效时，比较器将输出一个失效信号进行报警，这时预示着集成电路即将实效。
本发明电路版图采用标准的CMOS工艺，因而可以与其他的SOC版图电路工艺完全兼容。
二、电路结构 本发明的基于静电放电失效的片上系统实时预报测试电路包括四个二极管、箝位二极管、两个失效测试电容、升压电容、开关电路、应力及延迟控制器电路、应力控制器电路和比较器，这些元件均设置在集成电路或SOC内的端口周围；该二极管与开关电路以及升压电容连接，构成升压电路；该应力及延迟控制器电路与第二个失效测试电容和第二个二极管连接，用于检测静电放电应力和产生控制信号，并将信号传输给应力控制器电路；该比较器与两个失效测试电容和箝位二极管连接，箝位二极管对两个失效测试电容上的电压进行箝位，当在两个失效测试电容失效时，比较器输出失效报警信号。
三.集成电路静电放电失效的预测方法 本发明预报集成电路静电放电失效的方法，包括如下步骤 (1)根据集成电路采用的工艺确定最小单元电容的面积，获得集成电路的栅氧面积并根据工艺中栅氧的厚度确定栅氧经时击穿的失效模型； (2)根据确定的失效模型以及寿命分布函数，利用外推法确定集成电路的特征寿命，并通过实验获得电加速因子γ，氧化层加速因子α，威布尔分布的尺度参数t1/N、威布尔分布的位置参数tp，以及威布尔分布的形状参数β，依据这些参数，获得集成电路的特征寿命曲线； (3)根据集成电路的功能及要求确定报警距离，利用步骤(2)获得的参数得到失效测试电容的寿命曲线； (4)利用如下公式获得最小单元电容个数N以及失效测试电容栅氧上的电应力Vstress 其中talarm是失效测试电容的寿命，t1/N是N个最小单元电容构成的失效测试电容的特征寿命，A是最小单元电容的面积，B是集成电路端口上器件的栅氧总面积，VDD是集成电路栅氧上的电应力，β是威布尔分布的形状参数，tmain是集成电路的特征寿命； (5)根据获得的电容个数N和失效测试电容栅氧上的电应力Vstress进行ESD失效测试电路的版图设计； (6)将测试电路版图集成于集成电路版图中，在集成电路工作期间，测试电路中的失效测试电容在Vstress的作用下处于加速退化状态，当失效测试电容失效时，测试电路发出告警信号，预示着集成电路即将失效，实现实时预报的目的。
本发明具有如下优点 (1)当集成电路处于工作状态时，本发明中的失效测试电容与集成电路处于相同的工作环境，如果集成电路端口的静电放电应力未完全泻放，由两个二极管构成的耦合电路可以将未完全泻放的静电应力耦合到失效测试电容上，通过本发明电路的控制可以促使其加速退化，先于集成电路失效，从而实现失效实时预报的目的。
(2)本发明的电路由于采用嵌入集成电路中的方式，与集成电路采用同一工艺制造，不会增加集成电路制造的工艺步骤。
(3)由于本发明的测试电容与集成电路中MOS管的栅极经历的应力完全一致，所以失效测试电容与MOS管栅极的寿命曲线一致。
图1是本发明的测试电路原理图 图2是本发明的静电放电失效预测过程图 图3是本发明测试过程中的集成电路寿命曲线与失效测试电容曲线关系图 图4是本发明的静电放电失效预报测试电路仿真图。
具体实施例方式 参照图1，本发明的测试电路包括四个二极管3，4，5，6，箝位二极管7，两个失效测试电容8，9，升压电容10，开关电路11，应力及延迟控制器电路12，应力控制器电路13和比较器14。其中二极管3，4首尾相连组成静电放电耦合电路，并与集成电路2并行连接到端口的ESD保护电路1之后。电容8，9构成静电放电失效测试结构。电容8的栅极分别与二极管3，6的负极，电容9的栅极，二极管7的正极以及比较器的输入端相连。当端口出现正ESD应力时，二极管3将未完全泻放的正ESD应力耦合到电容8，9的栅极，当端口出现负ESD应力时，二极管4将未完全泻放的负ESD应力耦合到电容8，9的栅极。箝位二极管7确保电容8，9的栅极上的电压为正并不超过应力电压Vstress。应力及延迟控制器电路12的输入端与电容9的源漏极，二极管4的正极相连。应力及延迟控制器电路12检测到ESD应力后，产生控制信号并将信号送到应力控制器电路13。二极管5的负极与升压电容10的一端以及二极管6的正极相连，二极管5的正极接电源，电容10的另一端与开关电路11相连，开关电路的另一端接外部时钟。应力控制电路13收到信号后，开启由二极管5、6与开关电路11以及升压电容10构成的升压电路，升压电路将产生的高电压加载到失效测试电容8、9上，促使其早于集成电路内的MOS结构退化。当测试电容8、9的泄露电流超过0.2mA时，比较器14输出失效报警信号，预示着集成电即将失效。
参照图2，本发明的静电放电失效预测，按如下过程进行 过程一.根据集成电路采用的工艺确定最小单元电容的面积并获得集成电路端口上器件的栅氧总面积。在正常工作条件下，ESD引起的失效可以认为是栅介质在电场或电压的作用下发生了退化，所以ESD引起的失效服从栅氧经时击穿的模型。现代集成电路的栅氧厚度已经减小到3.2nm以下，因此本测试方法采用的栅氧失效模型为V模型 其中MTF是栅氧经时击穿的中位寿命，C是与材料相关的常数，γ是电加速因子，α是面积加速因子，它与氧化层厚度和栅压有关，tox是氧化层厚度Ea，是热激活能，它与温度和栅压有关，k是玻尔兹曼常数，T是结温，Vg是栅氧化层上施加的电压。
过程二.根据确定的失效模型以及寿命分布函数，利用加速寿命实验和外推法确定集成电路的特征寿命和寿命曲线。
栅氧经时击穿的寿命很长，需要通过加速寿命实验来获取栅氧的特征寿命。其寿命分布服从威布尔分布 式中F(tBD)是累计失效率，tBD是寿命，t1/e是威布尔分布的尺度参数，tp是威布尔分布的位置参数，β是威布尔分布的形状参数。
加速寿命实验就是给栅氧施加应力，使栅氧短时间内发生经时击穿，再通过外推法得到栅氧的寿命。加速寿命实验中，由于失效测试电容和集成电路的栅氧采用同一栅氧厚度，工作在同一温度环境下，所以影响栅氧寿命的因素只有栅氧面积和电应力，即外推法的模型只包括面积和电应力两个因子 MTF＝f(A)g(V)(3) 其中，f(A)为面积加速函数，g(V)为电压加速函数。根据外推法模型，测试电路相对于集成电路的加速因子为
其中，α是面积加速因子，γ是电加速因子，NA是失效测试电容栅氧的面积，B是集成电路端口上器件的栅氧总面积。
当集成电路所采用的工艺确定后，对面积，温度，厚度相同的栅氧，给其施加不同的电应力，依据V模型就可以获得该工艺下的电加速因子γ。对电应力，温度，厚度相同，面积不同的栅氧，依据V模型就可以获得该工艺下的面积加速因子α。根据寿命分布函数以及获得的栅氧特征寿命就可以获得t1/e是威布尔分布的尺度参数，tp是威布尔分布的位置参数，β是威布尔分布的形状参数以及热激活能Ea。根据得到的上述参数，采用外推法推出正常工作条件下集成电路的特征寿命，获得集成电路的寿命曲线，如图3所示，曲线16为根据外推法得到的集成电路的寿命曲线。
过程三.根据集成电路的要求确定报警距离，并确定失效测试电容的特征寿命和寿命曲线以及加载在测试电容上的高压的持续时间。如图3所示，曲线15为根据报警距离确定的测试电路在电应力下的寿命曲线。
过程四.根据确定的报警距离和失效测试电容的寿命求解失效测试电容的面积以及电应力Vstress。
本测试电路版图设计中，将两个失效测试电容转换为N个并联的最小单元电容。如果最小单元电容的面积为A，那么ESD失效测试电容栅氧的面积为NA。假定测试电容栅氧上的电应力为Vstress，集成电路端口上器件的栅氧总面积为B，栅氧上的电应力为VDD，根据威布尔分布函数可以得到面积加速函数 其中talarm是失效测试电容的寿命，t1/N是N个电容组成的失效测试电容的特征寿命。因为集成电路的市场寿命等于累积失效率为0.1％时的寿命，根据式(2)与式(3)，将面积与电应力的加速因子结合起来有 结合式(1)可以得到 其中tmain是集成电路的特征寿命，对式(5)与式(7)求解就可以得到电容个数N和电应力Vstress，也就是可以得到失效测试电容的面积和加载在失效测试电容上的电压应力。
过程五.根据获得的电容面积以及电应力完成失效测试电容以及升压电路的设计，并依据集成电路采用的工艺获得整个测试电路的版图。
过程六.将测试电路版图集成于集成电路版图中。在集成电路工作期间，测试电路中的失效测试电容在电应力Vstress的作用下处于加速退化状态，当失效测试电容失效时，测试电路发出告警信号，预示着集成电路即将失效，最终实现实时预报的目的，如图4所示，其中曲线17是所加的应力电压，曲线18为预报电路失效时输出的报警信号。
权利要求
1.一种预报集成电路静电放电失效的测试电路，其特征在于它包括四个二极管(3，4，5，6)、箝位二极管(7)、两个失效测试电容(8，9)、升压电容(10)、开关电路(11)、应力及延迟控制器电路(12)、应力控制器电路(13)和比较器(14)，这些元件均设置在集成电路的端口周围；该二极管(5，6)与开关电路(11)以及升压电容(10)连接，构成升压电路；该应力及延迟控制器电路(12)与第二个失效测试电容(9)、第二个二极管(4)连接，用于检测静电放电应力和产生控制信号，并将信号传输给应力控制器电路(13)；该比较器(14)与两个失效测试电容(8，9)和箝位二极管(7)连接，箝位二极管(7)对两个失效测试电容(8，9)上的电压进行箝位，当在两个失效测试电容(8，9)失效时，比较器(14)输出失效报警信号。
2.根据权利要求1所述的测试电路，其特征在于两个失效测试电容(8，9)采用MOS结构，并与集成电路(2)采用同一工艺制造，以完全反应集成电路(2)的状态。
3.根据权利要求1所述的测试电路，其特征在于第一个二极管(3)和第二个二极管(4)构成静电放电耦合电路，将集成电路(2)端口上静电放电保护电路(1)未完全泻放的静电放电应力耦合到失效测试电容(8，9)上，在电源掉电时，其仍然可以工作，并且可以耦合正、负静电放电应力。
4.根据权利要求1所述的测试电路，其特征在于应力控制器电路(13)收到应力及延迟控制器电路(12)的控制信号后，开启升压电路，产生应力电压并加载在两个失效测试电容(8，9)上，促使其加速退化。
5.一种预报集成电路静电放电失效的方法，包括如下步骤
(1)根据集成电路采用的工艺确定最小单元电容的面积，获得集成电路的栅氧面积并根据工艺中栅氧的厚度确定栅氧经时击穿的失效模型；
(2)根据确定的失效模型以及寿命分布函数，利用外推法确定集成电路的特征寿命，并通过实验获得电加速因子γ，氧化层加速因子α，威布尔分布的尺度参数t1/N、威布尔分布的位置参数tp，以及威布尔分布的形状参数β，依据这些参数，获得集成电路的特征寿命曲线；
(3)根据集成电路的功能及要求确定报警距离，利用步骤(2)获得的参数得到失效测试电容的寿命曲线；
(4)利用如下公式获得最小单元电容个数N以及失效测试电容栅氧上的电应力Vstress
其中talarm是失效测试电容的寿命，t1/N是N个最小单元电容构成的失效测试电容的特征寿命，A是最小单元电容的面积，B是集成电路端口上器件的栅氧总面积，VDD是集成电路栅氧上的电应力，β是威布尔分布的形状参数，tmain是集成电路的特征寿命；
(5)根据获得的电容个数N和失效测试电容栅氧上的电应力Vstress进行ESD失效测试电路的版图设计；
(6)将测试电路版图集成于集成电路版图中，在集成电路工作期间，测试电路中的失效测试电容在Vstress的作用下处于加速退化状态，当失效测试电容失效时，测试电路发出告警信号。
全文摘要
本发明公开了一种预报集成电路静电放电失效的测试电路及预测方法。其利用失效测试电容(8，9)在ESD应力作用下的退化衡量集成电路中MOS器件在ESD应力下的衰退；利用二极管(3，4)组成的静电放电应力耦合电路将ESD保护电路未泻放掉的ESD应力耦合到失效测试电容(8，9)上；同时，应力及延迟控制器电路检测到ESD应力后产生控制信号并传输给应力控制电路(12)，开启由二极管(5，6)，开关电路(11)以及升压电容(10)构成升压电路并产生高应力电压，使失效测试电容(8，9)加速衰退，如果失效测试电容(8，9)失效，比较器(14)将输出一个失效信号，预示着集成电路即将实效，实现实时预报。本发明可用于对集成电路静电放电失效的预报。
文档编号G01R31/28GK101762781SQ201010013579
公开日2010年6月30日 申请日期2010年1月8日 优先权日2010年1月8日
发明者庄奕琪, 辛维平, 李小明 申请人:西安西电科大射频集成电路有限责任公司