专利名称：低功耗扫描测试电路及运行方法
技术领域：
本发明涉及一种低功耗集成电路，特别涉及一种低功耗扫描测试电路。
背景技术：
随着集成电路工艺和设计技术的发展，集成电路已经发展到系统芯片(SoC)和片 上网络(NoC)时代，而且芯片工作频率越来越高，芯片测试时的功耗问题越来越严重。由 于芯片正常工作时的输入数据存在很大的相关性，而测试时各输入数据之间的相关性却很 低，导致电路的活动性在测试模式下远高于正常工作模式，使得芯片在测试模式下的功耗 比正常模式下高出1-2倍左右。测试时的高功耗会降低手持电子设备的电池使用寿命，增 加芯片的测试成本，降低芯片的可靠性，甚至直接烧坏芯片，导致芯片成品率降低。当前，CMOS集成电路仍然占据主导地位，在目前的工艺条件下，源于漏电流的 CMOS电路静态功耗还比较小，功耗主要来自动态功耗，而动态功耗主要由电路的输出状态 跳变时对负载电容的充放电以及短路电流引起，该功耗直接取决于电路节点的跳变次数。 因而最大限度地降低测试向量的跳变次数就成了降低测试功耗的关键。扫描测试技术作为当前集成电路产业界主流的可测性设计方法，在集成电路设计 中得到了广泛的应用。对于基于扫描结构的集成电路，测试时的功耗主要集中在时序扫描 元件和组合逻辑电路中。在测试向量扫描移入和测试结果移出扫描链的过程中，组合逻辑 中会有大量的冗余跳变，研究表明，在测试向量移入和测试结果移出扫描链的过程中，组合 逻辑的功耗占总功耗的78%左右。因而，降低扫描测试功耗的关键就变为如何有效降低组 合逻辑的动态跳变功耗。扫描设计中的扫描链有助于初始化电路节点和捕获测试结果，提高电路的可控性 和可观察性，从而提高故障覆盖率。图1为传统扫描测试结构中的扫描链结构。SDFF1， SDFF2，…，SDFFn为扫描触发器，SI为扫描输入端，SE为扫描控制端(‘O，时为正常工作 模式，‘1’时为扫描测试模式)，CK为扫描测试时钟，D1，D2，…，Dn为组合逻辑的输出信号， Ql，Q2，…，Qn为扫描触发器输出到组合逻辑的信号。扫描测试的工作步骤如下
(1)将电路置成测试模式(SE= ‘1’)，利用扫描时钟CK和扫描输入端SI使扫描触发 器置成全‘O’和全‘1’两种状态，以检查每个扫描触发器是否具有2种稳定状态，然后 检查每个扫描触发器所有可能的当前状态和次态。(2)从原始输入端和扫描输入端SI施加测试向量至电路的组合部分和扫描链，η 个时钟周期后测试向量到达扫描链中所有的扫描触发器。(3)将电路置成正常工作模式(SE= ‘0’ ) 1个时钟周期。(4)返回测试模式(SE= ‘1’)，从扫描链中移出测试结果，在扫描输出端SO和原 始输出端进行观察(或把测试结果进行压缩，并传送到自动测试设备ATE中进行比较分析)。(5)重复步骤(2) (4)，直至施加完所有测试向量。图2为传统扫描测试结构中的扫描触发器结构。传统扫描触发器由一个D触发器和一个二路选通器MUX构成，扫描控制信号SE为逻辑‘0’时，D触发器的输入端D连接MUX 的输入端D (即组合逻辑的输出数据01，02广"，011)，扫描控制信号SE为逻辑‘1’时，D触 发器的输入端D连接MUX的输入端SD (即扫描输入端)，扫描测试向量通过该端口移入至扫 描链。Q为扫描触发器输出，该输出既连接相邻的下一个扫描触发器的扫描输入端，又输出 至组合逻辑，Q端的输出数据仅仅在测试步骤(3)时对于组合逻辑来说有实际价值，在扫描 向量移入和测试结果移出过程中，Q的数值对于组合逻辑没有任何意义。但由于Q值在不 断跳变，所以组合逻辑产生大量无用的功耗。
发明内容
本发明是针对现在低功耗扫描测试结构中组合逻辑产生大量无用功耗的问题，提 出了一种低功耗扫描测试电路结构及运行方法，可消除组合逻辑产生的无用功耗，从而降 低整个集成电路芯片测试的功耗。本发明的技术方案为一种低功耗扫描测试电路，包括组合逻辑和扫描链，扫描链 由η个低功耗扫描触发器串联而成，η为自然数，扫描输入端为Si，扫描控制端为SE，接每 个低功耗扫描触发器控制端，扫描测试时钟为CK，接每个低功耗扫描触发器的时钟输入端， D1，D2，…，Dn为组合逻辑的输出到扫描链的各个低功耗扫描触发器的信号，Q1，Q2，…，Qn 为各个低功耗扫描触发器输出到组合逻辑的信号，每个低功耗扫描触发器的扫描输入端SD 连接到前一个低功耗扫描触发器的SQ端。所述低功耗扫描触发器由一个D触发器、一个二路选通器MUX和一个2输入或非 门构成，组合逻辑的输出D与扫描输入端SD共同输入到二路选通器MUX，二路选通器MUX输 出端接D触发器输入，扫描控制端SE与D触发器输出QN共同输入2输入或非门，2输入或 非门的输出为低功耗扫描触发器输出到组合逻辑的信号，D触发器输出Q为低功耗扫描触 发器的SQ端。一种低功耗扫描测试电路的运行方法，包括低功耗扫描测试电路，方法具体运行 步骤如下
1)将低功耗扫描测试电路置成测试模式，即SE=‘1’，利用扫描时钟CK和扫描输入端 SI使低功耗扫描触发器置成全‘0’和全‘1’两种状态，并检查每个扫描触发器是否具有2 种稳定状态，然后检查每个扫描触发器所有可能的当前状态和次态；
2)从原始输入端和扫描输入端SI施加测试向量至低功耗扫描测试电路的组合部分和 扫描链，η个时钟周期后测试向量到达扫描链中所有的低功耗扫描触发器；
3)将电路置成正常工作模式，即SE=‘0’，1个时钟周期，扫描触发器的输出一组完整的 测试向量Q1，Q2，一,Qn和原始输入信号被一起施加到组合逻辑，产生输出结果，输出结果 通过组合逻辑的输出Dl，D2,…，Dn输入至各个低功耗扫描触发器；
4)返回测试模式，即SE=‘1’，从扫描链中移出测试结果，在扫描输出端SO和原始输 出端进行观察；
5)重复步骤(2) (4)，直至施加完所有测试向量。本发明的有益效果在于本发明低功耗扫描测试电路及运行方法，对待测电路中 扫描链结构的改进，大幅降低测试时的动态功耗，为集成电路工艺和设计技术的发展提供 了支持，保证了系统芯片的正常工作。
图1为传统扫描链结构图； 图2为传统扫描触发器结构图3为本发明低功耗扫描测试电路结构框图； 图4为本发明低功耗扫描测试电路中低功耗扫描触发器结构图； 图5为本发明低功耗扫描触发器工作时的波形图； 图6为本发明扫描测试原理框图。
具体实施例方式图3为所示的低功耗扫描测试结构框图，在测试向量移入和测试结果移出扫描链 的过程中扫描触发器输出至组合逻辑的数据保持为逻辑‘0’，从而大幅降低功耗。图3中，SDFF1，SDFF2，…，SDFFn为低功耗扫描触发器，SI为扫描输入端，SE为扫 描控制端(‘0’时为正常工作模式，‘1’时为扫描测试模式)，CK为扫描时钟，D1，D2，…，Dn 为组合逻辑的输出信号，Q1，Q2，…，Qn为扫描触发器输出至组合逻辑的信号。与传统扫 描结构不同的是，每个扫描触发器的扫描输入端(SD)连接到前一个扫描触发器的SQ端。在 测试向量从SDFFl开始到SDFFn依次进行的扫描移位过程中以及测试结果移出扫描链的过 程中，每个扫描触发器的输出Q端始终保持为数值‘0’，在此过程中，原始输入端也同样保 持原有的数值不变，这样组合逻辑中各电路节点没有任何跳变，保证了该过程中组合逻辑 的功耗能降到最低。图3中扫描测试的工作原理如下
(1)将电路置成测试模式(SE= ‘1’)，利用扫描时钟CK和扫描输入端SI使扫描触发 器置成全‘0’和全‘1’两种状态以检查每个扫描触发器是否具有2种稳定状态，然后检查 每个扫描触发器所有可能的当前状态和次态。(2)从原始输入端和扫描输入端SI施加测试向量至电路的组合部分和扫描链，η 个时钟周期后测试向量到达扫描链中所有的扫描触发器。(3)将电路置成正常工作模式(SE= ‘0’)1个时钟周期，扫描触发器的输出Q1， Q2,…，Qn (完整的一组测试向量)和原始输入信号被一起施加到组合逻辑，产生输出结果， 输出结果通过组合逻辑的输出D1，D2，…，Dn输入至扫描触发器SDFF1，SDFF2,…，SDFFn。(4)返回测试模式(SE= ‘1’)，从扫描链中移出测试结果，在扫描输出端SO和原 始输出端进行观察(或把测试结果进行压缩，并传送到自动测试设备ATE中进行比较分析)。(5)重复步骤(2) (4)，直至施加完所有测试向量。以上测试步骤(1) (4)中，过程(1)，(2)，(4)中扫描触发器的所有输出 Ql, Q2,…，Qn始终保持逻辑‘0’，组合逻辑没有跳变功耗产生，仅在步骤(3)中组合逻辑 的输入可能有跳变，而且仅有一个时钟周期，该跳变产生的功耗较小。图4为图3所示低功耗扫描触发器的实现结构，低功耗扫描触发器由一个D触发 器、一个二路选通器MUX和一个2输入或非门NOR构成，扫描控制信号SE为逻辑‘0’时，D 触发器的输入端D连接MUX的输入端D (即组合逻辑的输出数据Dl，D2,…，Dn)，扫描控制 信号SE为逻辑‘1’时，D触发器的输入端D连接MUX的输入端SD (即扫描输入端)，扫描测试向量通过该端口移入至扫描链。或非门NOR的输出端Q为扫描触发器输出，该端口连接 相邻的下一个扫描触发器的扫描输入端SD，扫描触发器的SQ端(即D触发器的Q端)连接 组合逻辑。可以很明显看出，当扫描控制信号SE为逻辑‘1’时，无论D触发器的输出端QN 为何值，或非门NOR的输出值一直保持逻辑‘0’ ；当SE为逻辑‘0’时，扫描触发器的输出端 Q与D触发器的输出端Q的数值相同。从而实现在测试向量扫描移入和测试结果扫描移出 过程中组合逻辑没有动态跳变功耗产生。图5为扫描输入SI和扫描输出结果均为‘1’时低功耗扫描触发器工作时的波形 图。CK为扫描时钟，SE为扫描控制信号，扫描输入和扫描输出时该信号均为逻辑‘1’，对组 合逻辑进行测试时，该信号为逻辑‘0’，扫描触发器的Q输出端在SE为逻辑‘0’时其数值与 SQ端信号相同，此时，Q端为扫描移入的测试向量。与传统扫描触发器相比，本发明仅仅需要增加一个2输入或非门(4个MOS晶体 管)，即可实现组合逻辑功耗的大幅降低。本发明可应用在集成电路设计中，用来降低测试时的动态功耗。其典型的应用如 图6所示。测试系统包括自动测试设备(ATE)和待测电路。待测电路中包括测试向量解压 缩电路、测试响应压缩电路、扫描链、组合逻辑和其他电路(图中省略)。测试前首先使用软 件工具按照一定的压缩算法对原始测试向量集进行压缩，并将压缩后的测试向量集存储到 自动测试设备ATE中。在测试准备阶段，将压缩过的激励装载到待测电路中的测试激励解 压缩电路，解压缩电路将测试数据解码后通过扫描链施加到待测芯核(组合逻辑、IP核等) 上。在测试阶段，捕获到测试响应后，对响应信号进行压缩，把结果和ATE中存储的期望结 果相比较，以确定芯片是否有故障。
权利要求
一种低功耗扫描测试电路，包括组合逻辑和扫描链，扫描链由n个低功耗扫描触发器串联而成，n为自然数，扫描输入端为SI，扫描控制端为SE，接每个低功耗扫描触发器控制端，扫描测试时钟为CK，接每个低功耗扫描触发器的时钟输入端，D1，D2，…,Dn为组合逻辑的输出到扫描链的各个低功耗扫描触发器的信号，Q1，Q2，…,Qn为各个低功耗扫描触发器输出到组合逻辑的信号，其特征在于，每个低功耗扫描触发器的扫描输入端SD连接到前一个低功耗扫描触发器的SQ端。
2.根据权利要求1所述低功耗扫描测试电路，其特征在于，所述低功耗扫描触发器由 一个D触发器、一个二路选通器MUX和一个2输入或非门构成，组合逻辑的输出D与扫描输 入端SD共同输入到二路选通器MUX，二路选通器MUX输出端接D触发器输入，扫描控制端 SE与D触发器输出QN共同输入2输入或非门，2输入或非门的输出为低功耗扫描触发器输 出到组合逻辑的信号，D触发器输出Q为低功耗扫描触发器的SQ端。
3 一种低功耗扫描测试电路的运行方法，包括低功耗扫描测试电路，其特征在于，方法 具体运行步骤如下1)将低功耗扫描测试电路置成测试模式，即SE=‘1’，利用扫描时钟CK和扫描输入端 SI使低功耗扫描触发器置成全‘0’和全‘1’两种状态，并检查每个扫描触发器是否具有2 种稳定状态，然后检查每个扫描触发器所有可能的当前状态和次态；2)从原始输入端和扫描输入端SI施加测试向量至低功耗扫描测试电路的组合部分和 扫描链，η个时钟周期后测试向量到达扫描链中所有的低功耗扫描触发器；3)将电路置成正常工作模式，即SE=‘0’，1个时钟周期，扫描触发器的输出一组完整的 测试向量Q1，Q2，一,Qn和原始输入信号被一起施加到组合逻辑，产生输出结果，输出结果 通过组合逻辑的输出Dl，D2,…，Dn输入至各个低功耗扫描触发器；4)返回测试模式，即SE=‘1’，从扫描链中移出测试结果，在扫描输出端SO和原始输 出端进行观察；5)重复步骤(2) (4)，直至施加完所有测试向量。
全文摘要
本发明涉及一种低功耗扫描测试电路及运行方法，通过在传统的扫描触发器的基础上，加上一个简单的2输入或非逻辑门，并且对扫描链的结构稍加改进，每个低功耗扫描触发器的扫描输入端SD连接到前一个低功耗扫描触发器的SQ端，这样可实现在测试向量进行扫描移入和测试结果进行扫描移出过程中，组合逻辑部分没有动态跳变功耗产生，极大地降低了测试功耗，而且仅有很少的硬件开销。为集成电路工艺和设计技术的发展提供了支持，保证了系统芯片的正常工作。
文档编号G01R31/3183GK101975922SQ201010502350
公开日2011年2月16日 申请日期2010年10月11日 优先权日2010年10月11日
发明者叶波 申请人:上海电力学院