专利名称：基于计数器的集成电路低功耗准单跳变测试向量生成器的制作方法
技术领域：
本实用新型涉及一种准单跳变测试向量生成器，尤其涉及一种基于计数器的集成 电路低功耗内建自测试准单跳变测试向量生成器。
背景技术：
随着超大规模集成电路(VLSI)系统复杂度和工艺复杂度的提高，特别是系统芯片 (SoC)的出现，使得集成电路的测试越来越困难。尤其是测试模式下的功耗大大高于工作模 式的功耗问题，已经严重地影响到集成电路工作的可靠性和器件的成品率。因此，低功耗测 试对集成电路系统设计变得越来越重要。内建自测试作为一种有效的测试方法，在集成电路和系统芯片的测试中得到了广 泛的应用。但是内建自测试中的测试生成器产生的测试向量之间的相关性很低，导致了测 试时的高热量，使集成电路性能变坏，严重时将烧毁芯片。为了解决这一问题，特别是为了 解决超深亚微米工艺技术下和系统芯片发展带来的测试过程中功耗过大的问题，急需发明 一种用于超大规模集成电路和系统芯片的内建自测试中的准单跳测试向量生成器。
发明内容本实用新型针对现有内建自测试中的测试生成器产生的测试向量之间的相关性 很低，导致测试时的高热量，使集成电路性能变坏，严重时将烧毁芯片等缺点，而提供了一 种用于超大规模集成电路和系统芯片的内建自测试中，具有测试功耗低，电路结构简单的 基于计数器的准单跳测试向量生成器。为了解决上述技术问题，本实用新型通过下述技术方案得以解决计数器依次与触发器、两输入与门和寄存器电连接，并且与两输入异或门电连接， 两输入异或门与被测电路电连接。计数器为二进制，其输出端接到异或门的输入端；寄存器的输出端接到异或门的 另一输入端；异或门的输出端接到被测的输入端，作为被测电路的测试输入信号；寄存器 的输出端直接接到被测电路的输入端。触发器与寄存器共用一个时钟脉冲信号Clock ；触发器的置位端SET与计数器的 复位端CLR、寄存器的复位端CLR连接在一起，成为Reset控制端；触发器的输出端连接两 输入与门的一个输入端，两输入与门的另一个输入端与计数器的计数时钟信号和寄存器的
Q端相连接；两输入与门的输出端连接到寄存器的输入端D。本技术方案中，寄存器用来产生一定数目的测试向量，计数器为二进制加法计数 器，其长度为(n-1 )，且最高位总是‘0’，计数器的控制信号^与相应的寄存器输出的控制 信号Si,相异或后作为被测电路(6)的测试输入信号Xi，当^为‘0’时，相应的异或门输出
。显然，只有当寄存器经历一个周期后回到全‘0’状态时，计数器才有一个计数脉冲到 来，计数器加‘1’。寄存器的输出信号邠)=%(4幼)而(α ··，υ)与计数器的输出信号街/) = 5(/)巧(/)力(/),-4_2(/),0两两异或后，即可产生出相邻向量只有一位不同的准单跳
变测试向量ιω = ，巧⑴，巧办…^劝。与现有的技术比较，本实用新型的有益效果是由于该测试序列生成器产生的准单跳变测试向量具有很高的相关性，可以大大降 低被测集成电路内部开关翻转活动率(WSA)，实现对器件的低功耗测试，特别适用于超大规 模集成电路(VLSI)和系统芯片(SoC)的内建自测试。
图1为本实用新型的电路原理图。
具体实施方式
以下结合附图1与实施例对本实用新型作进一步详细描述实施例如图1所示。包括被测电路6，计数器1依次与触发器5、两输入与门4 和寄存器2电连接，并且与(n-1)两输入异或门3电连接，两输入异或门3与被测电路6电 连接。计数器1为二进制加法计数器，其输出端……接到(n-1)个两输入异或 门3的输入端、斗…… ；寄存器2的输出端 ……而_2接到(n-l)个两输入异或 门3的另一输入端知……A-I ；两输入异或门3的输出端■^ ·…接到被测电路6
的输入端、·· +…-V2 ；寄存器2的输出端Sy直接接到被测电路6的输入端Xp1 ;此外，
触发器5与寄存器2公用一个时钟脉冲信号Clock ；触发器5的置位端SET与计数器1的 复位端CLR、寄存器2的复位端CLR连接在一起，成为本测试生成器的Reset控制端；触发 器5的输出端β连接两输入与门4的一个输入端，两输入与门4的另一个输入端与计数器
1的计数时钟信号(C0Unter_Cl0ck)和寄存器2的ρ端相连接；两输入与门4的输出端连 接到寄存器2的输入端D。本实用新型实施例的工作原理是“对应位异或运算”，即用 SiCi) = S0(Z)sSl(/),S2C/),. ,^1(Z)表示寄存器 2 生成的向量，i (i) = r0(i)巧(/)力
表示计数器1生成的向量，加到被测电路(CUT )上的向量= x0 (JX X1 (J), X2 (/),- · ；V1 (J)可
由向量S(J)和作“对应位的异或运算”得出，即A (0 = Si (/) (I),其中O S d ；！。其工作过程如下首先将移位寄存器2初始化为(0，0，0，_------，0)，用置位信号
Reset将触发器5置‘1’，触发器5和寄存器2都由公共的测试时钟信号Clock所控制，在 (n+1)时钟周期内寄存器2产生的测试向量为{ (0,0,0,——,0), (1,0,0,——，0)，(1，1， 0，——，0)，(1，1，1，——，0)，——(1，1，1，——，1)}。在下一个时钟信号到来时与门使移位 寄存器2的第一级为“0”，经过η个时钟脉冲后，寄存器2的输出为{ (0，1，1，-------，1)，(0，
0,1,——,1),(0,0,0,——，1)，——,(0,0,0,——，0)}，然后周而复始继续重复以上过程。 电路初始化后，在(2η+1)个时钟周期内计数器的输出保持稳态，而寄存器产生(2η+1)个不同的测试向量，在信号Counter-Clock的作用下，寄存器与计数器作“对应位异或运算”，可 产生(2n+l)个准单跳变测试向量，可用于对集成电路进行低功耗测试。 总之，以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所 作的均等变化与修饰，皆应属本实用新型专利的涵盖范围。
权利要求基于计数器的集成电路低功耗准单跳变测试向量生成器，包括被测电路(6)，其特征在于计数器(1)依次与触发器(5)、两输入与门(4)和寄存器(2)电连接，并且与两输入异或门(3)电连接，两输入异或门(3)与被测电路(6)电连接。
2.根据权利要求1所述的基于计数器的集成电路低功耗准单跳变测试向量生成器，其 特征在于计数器(1)为二进制加法计数器，其输出端接到异或门(3)的输入端；寄存器(2) 的输出端接到异或门(3)的另一输入端；异或门(3)的输出端接到被测(6)的输入端，作为 被测电路(6)的测试输入信号；寄存器(2)的输出端直接接到被测电路(6)的输入端。
3.根据权利要求1所述的基于计数器的集成电路低功耗准单跳变测试向量 生成器，其特征在于触发器(5)与寄存器(2)共用一个时钟脉冲信号Clock;触 发器(5)的置位端SET与计数器(1)的复位端CLR、寄存器(2)的复位端CLR连接 在一起，成为Reset控制端；触发器(5)的输出端连接两输入与门(4)的一个输入 端，两输入与门(4)的另一个输入端与计数器(1)的计数时钟信号和寄存器(2)的β端相连接；两输入与门(4)的输出端连接到寄存器(2)的输入端D。
专利摘要本实用新型涉及一种集成电路低功耗准单跳变测试向量生成器，公开了一种基于计数器的准单跳测试向量生成器。它包括被测电路(6)，计数器(1)依次与触发器(5)、两输入与门(4)和寄存器(2)电连接，并且与两输入异或门(3)电连接，两输入异或门(3)与被测电路(6)电连接。本实用新型用于超大规模集成电路(VLSI)和系统芯片(SoC)中的内建自测试生成器时，可以在不损失故障覆盖率的前提下，有效降低测试器件的功耗，且电路结构简单。
文档编号G01R31/3183GK201732145SQ201020282308
公开日2011年2月2日 申请日期2010年8月5日 优先权日2010年8月5日
发明者王 义, 王麒 申请人:贵州师范大学