专利名称：一种基于ltcc基板的多芯片堆叠的提参测试板的制作方法
技术领域：
本发明涉及一种基于LTCC (低温共烧陶瓷)的提参测试板，适用于LTCC基板上多芯片堆叠的设计参数测试与相应设计参数模型的建立。
背景技术：
高速SiP (系统级封装)模块在设计制造过程中采用了大规模高速裸芯片叠层和高密度微组装技术，SiP模块的设计需要LTCC基板和bondwire (键合线)的设计参数模型库。目前，关于bondwire设计参数的建模很少，这些模型库多是针对LTCC基板与单片芯片间的bondwire进行的，无法满足多芯片堆叠的设计需求。本发明中我们设计并制造了多达 4层芯片堆叠的LTCC提参测试板，该测试板提高了多芯片堆叠的层数，首次将芯片堆叠层数提高到了 4层，该测试板对于提取多芯片堆叠的设计参数，建立多芯片堆叠的设计参数模型库有很好的实用价值。
发明内容
基于LTCC基板的多芯片堆叠的提参测试板，是为了提取特定工艺下LTCC基板上多芯片堆叠的设计参数和bondwire的设计参数，并为SiP模块的设计与研制建立设计参数模型库，提高SiP模块设计的有效性。本发明的技术解决问题是制作了一款基于LTCC基板的多芯片堆叠的提参测试板，突破了传统的基于LTCC基板的多芯片堆叠的方式，提高了芯片堆叠的层数，极大地扩展了基于LTCC基板可测试、提参建模的SiP设计参数模型种类，对SiP模块的研制及SiP 生产工艺的验证具有十分重要的意义。本发明提供了一种基于LTCC基板的多芯片堆叠的提参测试板，包括基板、设置在基板上的第一组芯片堆叠模块、第二组芯片堆叠模块、第三组芯片堆叠模块和第四组芯片堆叠模块；所述第一组芯片堆叠模块由第一层堆叠芯片构成；所述第二组芯片堆叠模块由第一层堆叠芯片和第二层堆叠芯片由下至上堆叠构成；所述第三组芯片堆叠模块由第一层堆叠芯片、第二层堆叠芯片和第三层堆叠芯片由下至上堆叠构成；所述第四组芯片堆叠模块由第一层堆叠芯片、第二层堆叠芯片、第三层堆叠芯片和第四层堆叠芯片由下至上堆叠构成；所述基板、第一层堆叠芯片、第二层堆叠芯片、第三层堆叠芯片和第四层堆叠芯片相互之间通过键合线连接。所述基板共分5层，每层又由金属层和介质层两层组成，金属层在上，介质层在下。所述基板的5层自上而下分别为第一信号层Si、第一地层GND、第二信号层S2、第三信号层S3、第二地层GND。所述参数如下基板层厚为90 μ m ；基板介质的介电常数为7. 3士0. 2 ；基板金属层厚为7. 5μ ；基板切割尺寸90X90mm2。所述基板金属层由银构成。
所述第一层堆叠芯片、第二层堆叠芯片、第三层堆叠芯片和第四层堆叠芯片为厚度为0. 25mm、尺寸为15. 88mmX 15. 88mm的薄膜构成。本提参测试板，突破了传统的LTCC提参测试板的方案，增加了多芯片堆叠的层数和复杂度，完善了 LTCC提参测试板可测试提取的模型种类，验证了创新的多芯片堆叠的工艺水平，特别是对高复杂度多芯片堆叠设计与制造，具备重要意义和参考价值。基于本测试板，提取了 LTCC基板参数和多芯片堆叠的bondwire参数，建立了 LTCC基板设计参数模型库和bondwire设计参数模型库。基于本测试板建立的设计参数模型，将有效地应用于后续更大规模和复杂度的SiP模块研制中。
图1为本发明的测试板的LTCC基板结构示意图；图2为本发明放置SMA头的LTCC基板外形图；图3为本发明多层芯片堆叠提参测试板示意图。其中Τ0Ρ为基板；DDl为第一组芯片堆叠模块；DD2为第二组芯片堆叠模块；DD3 为第三组芯片堆叠模块；DD4为第四组芯片堆叠模块；Diel为第一层堆叠芯片；Die2为第二层堆叠芯片；Die3为第三层堆叠芯片；Die4为第四层堆叠芯片；Sl为第一信号层；GND为平面层；S2为第二信号层；S3为第三信号层；bondwire为键合线。
具体实施例方式下面结合附图对本发明做进一步详细描述参见图1、图2和图3，一种基于LTCC基板的多芯片堆叠的提参测试板，包括基板、 设置在基板上的第一组芯片堆叠模块、第二组芯片堆叠模块、第三组芯片堆叠模块和第四组芯片堆叠模块；所述第一组芯片堆叠模块由第一层堆叠芯片构成；所述第二组芯片堆叠模块由第一层堆叠芯片和第二层堆叠芯片由下至上堆叠构成；所述第三组芯片堆叠模块由第一层堆叠芯片、第二层堆叠芯片和第三层堆叠芯片由下至上堆叠构成；所述第四组芯片堆叠模块由第一层堆叠芯片、第二层堆叠芯片、第三层堆叠芯片和第四层堆叠芯片由下至上堆叠构成；所述基板、第一层堆叠芯片、第二层堆叠芯片、第三层堆叠芯片和第四层堆叠芯片相互之间通过键合线连接。所述基板共分5层，每层又由金属层和介质层两层组成，金属层在上，介质层在下。所述基板的5层自上而下分别为第一信号层Si、第一地层GND、第二信号层S2、第三信号层S3、第二地层GND。所述参数如下基板层厚为90 μ m ；基板介质的介电常数为7. 3士0. 2 ；基板金属层厚为7. 5μ ；基板切割尺寸90X90mm2。 所述基板金属层由银构成。所述第一层堆叠芯片、第二层堆叠芯片、第三层堆叠芯片和第四层堆叠芯片为厚度为0. 25mm、尺寸为15. 88mmX 15. 88mm的薄膜构成。基于LTCC基板的多芯片堆叠的提参测试板，其中的LTCC基板在多层叠压后，金属层会嵌入到陶瓷基材中，因此每层金属层上表面会与基材上表面高度齐平。所用LTCC基板材料特性参数如下基板层厚(fired):90 μ m ；基板介质的介电常数7. 3士0.2 ；基板金属层厚7. 5 μ m(Ag)；基板切割尺寸90 X 90 (mm2)。基板共分5层，每层又由金属层和介质层两层组成，金属层在上，介质层在下。考虑到基板厚度不够可能会造成基板断裂的情况，在最低的介质层之下进行多层迭压，满足板边缘焊装连接器的强度要求。基板的5层自上而下分别为信号层Si、地层GND、信号层 S2、信号层S3、地层GND。测试需通过SMA连接头将被测LTCC基板与测试设备连接，SMA连接头均勻布置在基板的四周。为方便连接测试电缆，SMA头之间中心距保持1.35厘米。测试要求完成尽量多的测试项，需放置尽量多的SMA头，根据测试基板和SMA头的尺寸，本基板最多可放M个 SMA。本发明中测试板应用的SMA连接头为Emerson公司的142-0761-861连接器。本发明中测试板上堆叠的芯片是用薄膜代替的，薄膜厚度0.25mm，大小 15.88mmX15.88mm。LTCC基板上均勻分布有4块儿多芯片堆叠模块，分别为1层芯片模块DD1、2层芯片堆叠模块DD2、3层芯片堆叠模块DD3、4层芯片堆叠模块DD4。基板称为 TOP，堆叠芯片自下而上分别称为Diel、Die2、Die3、Die4。芯片之间，芯片与基板间通过 bondwire连接信号。本测试板重要的目的就是测试提取bondwire的参数，建立多芯片堆叠的bondwire设计参数模型库。本测试板的bondwire类型为=DDl上的bondwire均为Diel到TOP的；DD2上的 bondwire 分为 Die2 到 TOP 的，Die2 到 Diel 再到 TOP 的；DD3 上的 bondwire 分为 Die3 到 TOP 的，Die3 到 Diel 再到 TOP 的，Die3 到 Die2 再到 TOP 的，Die3 到 Die2 到 Diel 再到 TOP 的；DD4 上的 bondwire 分为 Die4 到 TOP 的，Die4 到 Diel 再到 TOP 的，Die4 到 Die2 再到 TOP 的，Die4 至Ij Die3 至Ij Diel 再至Ij TOP 的，Die4 至Ij Die3 至Ij Die2 至Ij Diel 再至Ij TOP 的。 为了对bondwire进行测试，bondwire的两端都要引到测试板边缘的SMA头，因此，每种 bondwire要做平行对称的一样的两根，两根bondwire相距500 μ m,在最顶层的薄膜上用很短的bondwire线相连。到达TOP层的bondwire用微带线或带状线和过孔连到板边缘的 SMA 头。本测试板的LTCC基板结构示意如图1所示，Si、S2、S3为信号层，GND为地层，最底下是为满足LTCC基板强度而添加的介质层。
Sl金属信号层7. 5 μ m介质底层82. 5μιηGND金属平面层7. 5 μ m介质底层82. 5μιηS2金属信号层7. 5 μ m介质底层82. 5μιηS3金属信号层7. 5 μ m介质底层82. 5μιηGND金属平面层7. 5 μ m介质底层工艺确定本测试板边缘的SMA连接头分布示意图如图2所示，图中外围的方框表示LTCC测试基板，边缘黑色的小方块为SMA连接头，两个SMA连接头的中心距为1.35cm。如图3左图所示，为基于LTCC基板的多芯片堆叠的提参测试板示意图。最外面的大方框为LTCC基板，用TOP表示，里面的小方块都为大小相同的薄膜即芯片，第N层芯片用 DieN表示。折线为 bondwire，例如 bondwire2-l_T0P 为 Die2 至Ij Diel 再至Ij TOP 的 bondwire。 图3的右图为bondwire的横截面示意图。其中l、m、n为bondwire各段的长度，(rl，θ 1) 和(r2，θ 2)分别为bondwire两个弯脚弧的半径和张开角度。本发明设计制作的基于LTCC基板的多芯片堆叠的提参测试板，通过测试可提取 LTCC基板参数和bondwire参数，建立LTCC基板设计参数模型库和bondwire设计参数模型库。以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施方式
仅限于此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明由所提交的权利要求书确定专利保护范围。
权利要求
1.一种基于LTCC基板的多芯片堆叠的提参测试板，其特征在于包括基板、设置在基板上的第一组芯片堆叠模块、第二组芯片堆叠模块、第三组芯片堆叠模块和第四组芯片堆叠模块；所述第一组芯片堆叠模块由第一层堆叠芯片构成；所述第二组芯片堆叠模块由第一层堆叠芯片和第二层堆叠芯片由下至上堆叠构成；所述第三组芯片堆叠模块由第一层堆叠芯片、第二层堆叠芯片和第三层堆叠芯片由下至上堆叠构成；所述第四组芯片堆叠模块由第一层堆叠芯片、第二层堆叠芯片、第三层堆叠芯片和第四层堆叠芯片由下至上堆叠构成；所述基板、第一层堆叠芯片、第二层堆叠芯片、第三层堆叠芯片和第四层堆叠芯片相互之间通过键合线连接。
2.如权利要求1所述一种基于LTCC基板的多芯片堆叠的提参测试板，其特征在于所述基板共分5层，每层又由金属层和介质层两层组成，金属层在上，介质层在下。
3.如权利要求2所述一种基于LTCC基板的多芯片堆叠的提参测试板，其特征在于 所述基板的5层自上而下分别为第一信号层Si、第一地层GND、第二信号层S2、第三信号层 S3、第二地层GND。
4.如权利要求2所述一种基于LTCC基板的多芯片堆叠的提参测试板，其特征在于， 所述参数如下基板层厚为90 μ m ；基板介质的介电常数为7. 3士0. 2 ；基板金属层厚为 7. 5μπι ；基板切割尺寸90X90mm2ο
5.如权利要求2所述一种基于LTCC基板的多芯片堆叠的提参测试板，其特征在于所述基板金属层由银构成。
6.如权利要求2所述一种基于LTCC基板的多芯片堆叠的提参测试板，其特征在于所述第一层堆叠芯片、第二层堆叠芯片、第三层堆叠芯片和第四层堆叠芯片为厚度为0. 25mm、 尺寸为15. 88mmX 15. 88mm的薄膜构成。
全文摘要
本发明公开了一种基于LTCC基板的多芯片堆叠的提参测试板，包括基板、设置在基板上的第一组芯片堆叠模块、第二组芯片堆叠模块、第三组芯片堆叠模块和第四组芯片堆叠模块；所述基板、第一层堆叠芯片、第二层堆叠芯片、第三层堆叠芯片和第四层堆叠芯片相互之间通过键合线连接。本提参测试板，突破了传统的LTCC提参测试板的方案，增加了多芯片堆叠的层数和复杂度，完善了LTCC提参测试板可测试提取的模型种类，验证了创新的多芯片堆叠的工艺水平，特别是对高复杂度多芯片堆叠设计与制造，具备重要意义和参考价值。
文档编号G01R31/28GK102323532SQ201110154868
公开日2012年1月18日 申请日期2011年6月10日 优先权日2011年6月10日
发明者周煦林, 段惠玲, 王艳玲, 钟升 申请人:中国航天科技集团公司第九研究院第七七一研究所