专利名称：用于半导体芯片的晶片级测试的方法和系统的制作方法
技术领域：
本发明通常涉及多个半导体芯片的测试。特别地，本公开内容涉及多个半导体芯片在晶片级上的并行测试。
背景技术：
半导体芯片的测试由于其对生产成本的影响而对于许多制造商而言是富有挑战性的。包括增加测试系统吞吐量的许多措施被实施以削减测试成本。例如，在诸如自动测试设备(ATE)之类的自动测试系统中引入了多个管芯的并行测试，以便削减测试成本。然而，在其中晶片具有数百个芯片的晶片级上，由于对于每个半导体芯片需要多个输入/输出(IO)通道的原因，并行测试变得困难。因此，存在对于对多个半导体芯片执行并行晶片级测试的方法和系统的需要，其向自动测试系统要求更少的资源。
发明内容
在一个实施例中，提供了一种用于测试半导体芯片的系统。该系统包括设置在晶片中的多个半导体芯片，所述多个半导体芯片中的每一个具有用于接收测试数据的至少一个端口 ；至少一个连接，在晶片的切缝(kerf)区域中设置在所述多个半导体芯片的第一半导体芯片的至少一个端口与至少一个第二半导体芯片的至少一个端口之间；其中第一半导体芯片被配置成经由所述至少一个连接将测试数据发送到所述至少一个第二半导体芯片。所述至少一个连接包括第一连接，在切缝区域中设置在第一半导体芯片的第一端口与所述至少一个第二半导体芯片的第一端口之间；以及第二连接，在切缝区域中设置在第一半导体芯片的第二端口与所述至少一个第二半导体芯片的第二端口之间。第一半导体芯片被配置成同时经由第一连接和第二连接将测试数据发送到所述至少一个第二半导体芯片。所述系统进一步包括自动测试设备，该自动测试设备包括耦合到第一半导体芯片的所述至少一个测试输入端口的至少一个通道以及耦合到所述多个半导体芯片的至少一个测试输出端口的至少一个通道，其中第一半导体芯片被配置成在该第一半导体芯片的所述至少一个测试输入端口处从自动测试设备的所述至少一个通道接收测试数据。第一半导体被配置成经由所述至少一个连接将所述至少一个测试输入端口处接收的测试数据发送到所述至少一个第二半导体芯片的所述至少一个测试输入端口。在本公开内容的另一个实施例中也提供了一种用于测试半导体芯片的方法，其中在晶片中提供了多个半导体芯片，所述多个半导体芯片的至少一个端口经由晶片的切缝区域中的至少一个连接而连接，测试数据从测试器发送到所述多个半导体芯片中的第一半导体芯片的所述至少一个端口，并且测试数据经由所述至少一个连接从第一半导体芯片的所述至少一个端口传送到至少一个第二半导体芯片的至少一个端口。测试数据在第一半导体芯片的第一端口和第二端口处从测试器的至少一个通道接收，并且同时经由第一连接和第二连接发送到所述至少一个第二半导体芯片的第一端口
6和第二端口。 在一个可替换实施例中，用于测试半导体芯片的系统包括设置在晶片中的多个半导体芯片，所述多个半导体芯片中的每一个具有用于接收测试数据的至少一个端口以及至少一个核心逻辑；至少一个连接，在晶片的切缝区域中设置在所述多个半导体芯片中的第一半导体芯片的至少一个端口与至少一个第二半导体芯片的至少一个端口之间；其中第一半导体芯片的核心逻辑被配置成经由所述至少一个连接将测试数据传送到所述至少一个第二半导体芯片。 第一半导体芯片的所述至少一个端口包括耦合到测试器的第一组端口以及经由所述至少一个连接而耦合到所述至少一个第二半导体芯片的所述至少一个端口的第二组端□。第一半导体芯片的核心逻辑被配置成经由至少一个内部路径将第一组端口与第二组端口连接并且经由所述至少一个连接将测试数据从第二组端口传送到所述至少一个第二半导体芯片的所述至少一个端口。此外，第二组端口耦合到第二半导体芯片的至少一个端口以及第三半导体芯片的至少一个端口，并且第一半导体芯片的核心逻辑被配置成经由所述至少一个连接的第一子集将测试数据从第二组端口传送到第二半导体芯片的至少一个端口且经由所述至少一个连接的第二子集将测试数据从第二组端口传送到第三半导体芯片的至少一个端口。第一半导体芯片进一步包括经由所述至少一个连接的第二子集耦合到第三半导体芯片的所述至少一个端口的第三组端口，其中第一半导体芯片的核心逻辑被配置成经由所述至少一个连接的第一子集将测试数据从第二组端口传送到第二半导体芯片的至少一个端口并且经由所述至少一个连接的第二子集将测试数据从第三组端口传送到第三半导体芯片的至少一个端口。在又一个可替换实施例中，提供了一种用于测试半导体芯片的方法。在晶片中提供多个半导体芯片，至少一个核心逻辑被配置成控制所述多个半导体芯片，所述多个半导体芯片的至少一个端口经由晶片的切缝区域中的至少一个连接而连接，并且测试数据从测试器发送到所述多个半导体芯片中的第一半导体芯片的所述至少一个端口且经由所述至少一个连接从第一半导体芯片的所述至少一个端口传送到至少一个第二半导体芯片的至少一个端口。核心逻辑被配置成在第一半导体芯片进入测试模式时将第一半导体芯片的第一组端口连接到第一半导体芯片的第二组端口。测试数据在第一半导体芯片的第一组端口处从测试器的至少一个通道接收，并且经由至少一个内部路径从第一半导体芯片的第一组端口发送到第二组端口。第一半导体芯片的第二组端口经由所述至少一个连接的第一子集连接到所述至少一个第二半导体芯片的第二半导体芯片的至少一个端口并且经由所述至少一个连接的第二子集连接到所述至少一个第二半导体芯片的第三半导体芯片的至少一个端口。测试数据经由所述至少一个连接的第一子集从第一半导体芯片的第二组端口发送到所述至少一个第二半导体芯片的第二半导体芯片的至少一个端口，并且同时经由所述至少一个连接的第二子集从第一半导体芯片的第二组端口发送到所述至少一个第二半导体芯片的第三半导体芯片的至少一个端口。
核心逻辑被配置成在第一半导体芯片进入测试模式时连接第一半导体芯片的第三组端口。第一半导体芯片的第二组端口经由所述至少一个连接的第一子集连接到所述至少一个第二半导体芯片的第二半导体芯片的至少一个端口。第一半导体芯片的第三组端口经由所述至少一个连接的第二子集连接到所述至少一个第二半导体芯片的第三半导体芯片的至少一个端口。然后，测试数据经由所述至少一个连接的第一子集从第一半导体芯片的第二组端口发送到所述至少一个第二半导体芯片的第二半导体芯片的至少一个端口，并且同时经由所述至少一个连接的第二子集从第一半导体芯片的第三组端口发送到所述至少一个第二半导体芯片的第三半导体芯片的至少一个端口。
图1为依照现有技术的用于测试多个半导体芯片的系统的示图。图2为依照现有技术的用于测试多个半导体芯片的系统的示图。图3为依照本公开内容一个实施例的用于多个半导体芯片的晶片级并行测试的系统的示图。图4为依照本公开内容一个实施例的用于多个半导体芯片的晶片级并行测试的系统的一个示例性实现方式的示图。图5为依照本公开内容一个实施例的用于多个半导体芯片的并行测试的示例性过程的流程图。图6为示出依照本公开内容一个可替换实施例的用于多个半导体芯片的晶片级并行测试的系统的示图。图7为依照本公开内容一个实施例的用于多个半导体芯片的晶片级并行测试的系统的一个可替换示例性实现方式的示图。图8为依照本公开内容一个可替换实施例的用于多个半导体芯片的并行测试的示例性过程的流程图。图9为依照本公开内容又一个可替换实施例的用于多个半导体芯片的晶片级并行测试的系统的一个示例性实现方式的示图。图10为依照本公开内容又一个可替换实施例的用于多个半导体芯片的晶片级并行测试的系统的一个示例性实现方式的示图。
具体实施例方式所公开的各个不同实施例中的许多实施例涉及在晶片中包括多个半导体芯片并且进一步在晶片切缝区域中包括在所述多个芯片之间的至少一个连接的系统。此外，本公开内容提供了一种使用在切缝区域上的多个半导体芯片之间的至少一个连接来并行测试所述多个芯片的方法。在下面的描述和附图中阐述了本发明特定实施例的具体细节以提供对这样的实施例的透彻理解。然而，本领域的技术人员将理解其他的实施例是可能的，并且可以实施没有这里描述的若干细节的许多实施例。参照图1，绘出了依照现有技术的用于测试多个半导体芯片的系统的示图。如图1 中所示，系统100包括自动测试设备(ATE)102。传统上，自动测试设备102通过探针卡104连接到多个半导体芯片106。探针卡104提供自动测试设备102到具有多个半导体芯片106 的晶片之间的接口。探针卡104包括多个接触元件，所述多个接触元件提供晶片上的所述多个半导体芯片106与自动测试设备102之间的电接触。在该实例中，自动测试设备包括 1024个输入/输出(I/O)通道并且所述多个半导体芯片106中的每一个包括用于测试的20 个管脚。因此，可以并行地测试高达51个半导体芯片。每个半导体芯片106包括由探针卡 104用于测试的多个触点或焊盘108。在该实例中，ATE 102的每个I/O通道连接到半导体芯片106的触点或焊盘108。参照图2，绘出了依照现有技术的用于测试多个半导体芯片的系统的示图。在图2 中，代替自动测试设备102的I/O通道与每个半导体芯片106的触点或焊盘108之间的一对一连接，自动测试设备102与触点或焊盘108之间的一些连接由两个或更多半导体芯片 106共享。在该实例中，自动测试设备与芯片110的触点或焊盘之间的连接经由连接114由芯片112共享。连接114经由管脚的共享实现利用更少的所需I/O通道来并行测试两个或更多半导体芯片106 (在这种情况下为芯片110和112)。然而，在如图1和图2中所示的两种现有技术方法中，连接存在于探针卡104中，并且没有连接存在于两个或更多半导体芯片106之间的切缝区域116中。本公开内容提供了一种利用每个芯片所需的更少的输入/输出通道来执行多个半导体芯片的晶片级并行测试的方法。此外，也提供了一种用于促进这种晶片级并行测试的系统。本公开内容利用两个或更多半导体芯片106之间的切缝区域116来连接两个或更多半导体芯片106的对应触点或焊盘108以便提供这些芯片106之间的数据路径。在一个实施例中，提供了特殊并行测试芯片，其连接芯片106的高达η2数量的对应触点或焊盘 108。通过该特殊芯片，可以利用来自典型地仅仅容纳一个半导体芯片的自动测试设备102 的单组I/O通道来同时测试多个半导体芯片。参照图3，依照本公开内容一个实施例绘出了示出用于多个半导体芯片的晶片级并行测试的系统的示图。在该实施例中，多个相同的半导体芯片(例如芯片302、304、306和 308)置于单个管芯300中。每个芯片包括四个测试端口(在该实例中为端口 A、B、C*D)。 芯片302是连接芯片304、306和308的对应端口以提供这些芯片之间的数据路径的特殊并行测试芯片。在该情况下，芯片304、306和308的测试端口 A经由切缝区域310中的金属线连接到芯片302的测试端口 A。类似地，芯片304、306和308的测试端口 C经由切缝区域310中的金属线连接到芯片302的测试端口 C。以这种方式，从自动测试设备102发送到芯片302 的端口 A和C的测试信号也同时发送到芯片304、306和308。因此，自动测试设备102的 I/O通道与每个半导体芯片的触点或焊盘之间的典型的一对一连接现在可以是一对多芯片连接。利用该配置，向ATE 102要求更少的I/O通道以测试多个半导体芯片。这意味着可以在晶片级上利用相同数量的ATE I/O通道来同时测试更多的芯片。结果，可以降低用于多个半导体芯片的测试成本。参照图4，绘出了依照本公开内容一个实施例的用于多个半导体芯片的晶片级并行测试的系统的一个示例性实现方式的示图。在该示例性实现方式中，可以经由四个JTAG 信号执行芯片 302,304,306 和 308 的并行测试:TCK 402、TMS 404、TDI 406 和 TRST 408。 自动测试设备102可以经由这些四个信号配置芯片302、304、306和308以调用(invoke)特定测试，例如ATPG测试、存储器测试等等。测试的结果可以经由TDO 410信号返回。对于测试输入信号，芯片302、304、306和308的四个JTAG信号经由切缝区域310 中的金属线进行连接并且芯片302的四个JTAG信号经由探针卡104连接到ATE 102。对于测试输出信号，芯片302、304、306和308的TDO 410连接到ATE 102的相应I/O通道。 在操作中，ATE 102驱动JTAG测试信号至芯片302的TCK 402、TMS 404、TDI 406和TRST 408。这些测试信号分别经由切缝区域310中的金属线同时发送到芯片304、306和308的 TCK 402, TMS 404, TDI 406 和 TRST 408。因此，可以同时执行芯片 302、304、306 和 308 的并行测试。一旦测试完成，芯片302、304、306和308的测试结果分别经由探针卡104从芯片 302、304、306和308的TDO 410返回到ATE 102。利用该配置，只需来自ATE的单组I/O通道以执行芯片302、304、306和308的并行测试。在该实例中，只要求4个而不是16个ATE I/O通道以并行测试芯片302、304、306和308，因为典型地要求来自ATE 102的四个I/O通道以测试每个芯片。参照图5，绘出了依照本公开内容一个实施例的用于多个半导体芯片的并行测试的一个示例性过程的流程图。过程500开始于步骤502以在单个管芯中提供多个半导体芯片。在一个实施例中，所述多个半导体芯片彼此相同。例如，在图3中，在单个管芯300中提供芯片302,304,306和308。过程500继续到步骤504以经由至少一个连接(诸如切缝区域中的金属线)连接所述多个半导体芯片的一个或多个测试端口。例如，如图3中所示，经由切缝区域310中的金属线，芯片302的端口 A与芯片304、306和308的端口 A连接，并且芯片302的端口 C连接到芯片304、306和308的端口 C。过程500然后继续到步骤506以将测试数据从ATE的I/O通道发送到第一芯片的一个或多个测试输入端口。例如，如图4中所示，测试信号TCK从ATE 102的TCK通道发送到第一半导体芯片302的TCK端口 402。过程500然后继续到步骤508以经由诸如切缝区域中的金属线之类的所述至少一个连接将在第一半导体芯片的一个或多个测试输入端口处接收的测试数据传送到其他芯片的一个或多个测试输入端口。以这种方式，其他芯片的一个或多个测试输入端口接收到来自ATE的输入通道的相同测试数据。例如，在图4中， 由第一半导体芯片302接收的测试数据TCK 402经由切缝区域310中的金属线传送到芯片 304、306 和 308 的 TCK 端口 402。一旦测试完成，过程500在步骤510处完成以将测试结果从芯片302、304、306和 308的一个或多个测试输出端口返回到ATE的相应I/O通道。例如，在图4中，测试结果从芯片302、304、306和308的TDO端口 410传送到ATE 102的相应TDO通道。除了经由切缝区域中的金属线将第一芯片的测试输入/输出端口连接到单个管芯中的其他芯片的测试输入/输出端口之外，可以在所述多个半导体芯片内内部地实现核心逻辑以经由诸如切缝区域中的金属线之类的所述至少一个连接来共享ATE I/O通道。在该实施例中，半导体芯片的内部核心逻辑打开内部传输路径以将测试数据从一个芯片的触点或焊盘传递到管芯中的其他芯片的对应触点或焊盘。可以使用切缝区域中的金属线来实现所述多个半导体芯片的触点或焊盘之间的连接。通过该内部核心逻辑，可以利用来自典型地仅仅容纳一个半导体芯片的自动测试设备102的单组I/O通道来同时测试多个半导体。参照图6，依照本公开内容一个可替换实施例绘出了示出用于多个半导体芯片的晶片级并行测试的系统的示图。在该可替换实施例中，在单个管芯602中提供多个半导体芯片604和606。在一个实施例中，芯片604和606彼此相同。每个芯片包括内部核心逻辑，该内部核心逻辑打开内部传输路径以将测试数据或信号从一个芯片的触点或焊盘传送到另一个芯片的对应触点或焊盘。例如，核心逻辑608控制芯片604。当例如通过多路复用器610进入测试模式时，分别连接芯片604的端口 A、B、C、D和E与端口 1、2、3、4和5之间的内部路径。因此，核心逻辑608被配置成连接芯片604中的第一组端口和第二组端口。芯片604的第二组端口即端口 1、2、3、4和5通过诸如切缝区域612中的金属线之类的至少一个连接分别连接到芯片606的端口 A、B、C、D和E。当测试信号或数据从ATE发送到芯片604的端口 A、B、C、D和E时，芯片604的端口 1、2、3、4禾口 5与端口 A、B、C、D和E 之间的内部路径分别通过核心逻辑608连接。测试信号或数据然后经由诸如切缝区域612 中的金属线之类的所述至少一个连接分别从芯片604的端口 1、2、3、4和5传送到芯片606 的端口 A、B、C、DiPE。尽管在图6中未示出，芯片606的端口 1、2、3、4和5可以通过诸如切缝区域612中的金属线之类的所述至少一个连接而连接到管芯602中的其他芯片的端口 A、B、C、D和E。 在这种情况下，核心逻辑612控制芯片606。当例如通过多路复用器614进入测试模式时， 从芯片606的端口 A、B、C、D和E到端口 1、2、3、4和5的内部路径分别通过核心逻辑612 连接，并且测试信号或数据可以分别传送到其他芯片的端口 A、B、C、D和E。利用该配置，向 ATE 102要求更少的I/O通道以测试多个半导体芯片。这意味着可以利用相同数量的ATE I/O通道在晶片级上同时测试更多芯片。结果，可以降低用于多个半导体芯片的测试成本。参照图7，依照本公开内容一个可替换实施例绘出了示出用于多个半导体芯片的晶片级并行测试的系统的一个示例性实现方式的示图。在该示例性实现方式中，在单个管芯700中提供两个半导体芯片704和706。在一个实施例中，芯片704和706彼此相同。芯片704和706的并行测试可以经由四个JTAG信号执行TMS 708,TDI 710,TCK 712和TRST 714。自动测试设备(ATE) 102可以经由这些四个信号配置芯片704和706以调用特定测试，例如ATPG测试、存储器测试等等。测试的结果可以经由TDO 716信号返回到ATE 102的相应通道。对于测试输入信号，芯片704和706的四个JTAG信号经由诸如切缝区域718中的金属线之类的至少一个连接而连接，并且芯片704的四个JTAG信号经由探针卡104连接到 ATE 102。在该实例中，芯片704的端口 A、B、C和D经由诸如切缝区域718中的金属线之类的所述至少一个连接而连接到芯片706的端口 TMS 708,TDI 710,TCK 712和TRST 714。 对于测试输出信号，芯片704和706的TDO 716经由探针卡104连接到ATE 102的相应I/ 0通道。在操作中，ATE 102驱动JTAG测试信号至芯片704的TMS 708,TDI 710,TCK 712 和TRST 714。核心逻辑720被提供以控制芯片704。当测试信号经由探针卡104从ATE 102 发送到芯片 704 的端口 TMS 708、TDI 710、TCK 712 和 TRST 714 时，芯片 704 的端口 A、B、 C和D与端口 TMS 708、TDI 710、TCK 712和TRST 714之间的内部传输路径通过核心逻辑 720连接。因此，核心逻辑720被配置成连接芯片704中的第一组端口和第二组端口。
此后，测试信号经由诸如切缝区域718中的金属线之类的所述至少一个连接从芯片 704 的端口 A、B、C 和 D 传送到芯片 706 的端口 TMS 708,TDI 710,TCK 712 和 TRST 714。 因此，可以同时执行芯片704和706的并行测试。尽管在图7中未示出，芯片706的端口 A、 B、C和D可以通过诸如切缝区域718中的金属线之类的至少一个连接而连接到管芯700中的其他芯片的端口 TMS 708, TDI 710, TCK 712 和 TRST 714。在一种情况下，例如，核心逻辑7 控制芯片706。当例如通过多路复用器7 进入测试模式时,芯片706的端口 TMS 708,TDI 710,TCK 712和TRST 714与端口 A、B、C和D 之间的内部传输路径分别通过核心逻辑7M连接。因此，核心逻辑7M被配置成连接芯片 706中的第一组端口和第二组端口。测试信号或数据可以经由诸如切缝区域718中的金属线之类的所述至少一个连接从芯片706的端口 A、B、C和D传送到其他芯片的端口 TMS 708、 TDI 710、TCK 712 和 TRST 714。一旦测试完成，芯片704和706的测试结果经由探针卡104从芯片704和706的 TDO 716返回到ATE 102的相应I/O通道。利用该配置，只需来自ATE 102的单组I/O通道以执行芯片704和706的并行测试。在该实例中，只要求4个而不是8个ATE I/O通道以并行测试芯片704和706，因为典型地要求来自ATE 102的四个I/O通道以测试每个芯片。参照图8，绘出了依照本公开内容一个可替换实施例的用于多个半导体芯片的并行测试的一个示例性过程的流程图。过程800开始于步骤802以在单个晶片中提供多个半导体芯片。在一个实施例中，所述多个半导体芯片彼此相同。例如，在图6中，在单个管芯 602中提供芯片604和606。过程继续到步骤804以提供一个或多个核心逻辑来控制一个或多个芯片。例如， 如图6中所示，提供核心逻辑608和612以分别控制芯片604和606。过程800然后继续到步骤806以经由诸如切缝区域中的金属线之类的至少一个连接将第一半导体芯片的一个或多个端口连接到另一个芯片的一个或多个测试输入端口。例如，如图6中所示，经由切缝区域612中的金属线，芯片604的端口 1与芯片606的端口 A连接，并且芯片604的端口 2 连接到芯片606的端口 B。过程800然后继续到步骤808以将测试数据从ATE的I/O通道发送到第一半导体芯片的一个或多个测试输入端口。例如，如图7中所示，测试信号TMS从ATE 102的TMS通道发送到第一半导体芯片704的TMS端口 708。过程800然后继续到步骤810，其中第一半导体芯片的核心逻辑使得内部路径能够经由诸如切缝区域中的金属线之类的至少一个连接将测试信号或数据从第一半导体芯片的一个或多个测试输入端口传送到另一个半导体芯片的一个或多个测试输入端口。以这种方式，另一个芯片的一个或多个测试输入端口接收来自ATE的输入通道的相同测试数据。例如，在图7中，芯片704的端口 TMS 708与端口 A之间的内部路径通过核心逻辑720连接，并且由第一半导体芯片704接收的测试数据TMS 708经由诸如切缝区域718中的金属线之类的所述至少一个连接从芯片704的端口 A传送到芯片706的端口 TMS 702。一旦测试完成，过程800在步骤812处完成以将测试结果从芯片的一个或多个测试输出端口返回到ATE的相应I/O通道。例如，在图7中，测试结果从芯片704和706的 TDO端口 716传送到ATE 102的TDO通道。如上面所讨论的，除了经由切缝区域中的金属线将第一半导体芯片的所述一个或多个测试输入端口连接到另一个芯片的一个或多个测试输入端口之外，第一半导体芯片的核心逻辑可以被配置成使得管芯中的其他芯片的一个或多个测试输入端口可以连接到第一半导体芯片以便同时并行测试其他芯片。参照图9，依照本公开内容又一个可替换实施例绘出了示出用于多个半导体芯片的晶片级并行测试的系统的一个示例性实现方式的示图。在该示例性实现方式中，在单个管芯900中提供三个半导体芯片904、906和930。在一个实施例中，芯片904、906和930可以彼此相同。芯片904、906和930的并行测试可以经由四个JTAG信号执行TMS 908,TDI 910、 TCK 912和TRST 914。自动测试设备(ATE) 102可以经由这些四个信号配置芯片904、906 和930以调用特定测试，例如ATPG测试、存储器测试等等。测试的结果可以经由TDO 916 信号返回到ATE 102的相应I/O通道。对于测试输入信号，芯片904、906和930的四个JTAG信号经由诸如切缝区域918 中的金属线之类的至少一个连接而连接，并且芯片904的四个JTAG信号经由探针卡104连接到ATE 102的相应I/O通道。在该实例中，芯片904的端口 A、B、C和D经由诸如切缝区域918中的金属线之类的第一连接子集而连接到芯片906的端口 TMS 908、TDI 910、TCK 912和TRST 914。此外，芯片904的端口 E、F、G和H经由诸如切缝区域920中的金属线之类的第二连接子集而连接到芯片930的端口 TMS 708、TDI 910、TCK 912和TRST 914。对于测试输出信号，芯片904、906和930的TDO 916经由探针卡104连接到ATE 102的相应 I/O通道。在操作中，ATE 102驱动JTAG测试信号至芯片904的TMS 908、TDI 910、TCK 912 和TRST 914。核心逻辑920被提供以控制芯片904。当测试信号经由探针卡104从ATE 102 发送到芯片904的TMS 908,TDI 910,TCK 912和TRST 914时，芯片904例如经由多路复用器922进入测试模式，并且核心逻辑920实现芯片904的端口 A、B、C和D与端口 TMS 908、 TDI 910,TCK 912和TRST 914之间的内部传输路径。因此，核心逻辑920被配置成连接芯片904的第一组端口(即端口 TMS 908,TDI 910,TCK 912和TRST 914)以及第二组端口(即端口 A、B、C*D)。此后，测试信号经由诸如切缝区域918中的金属线之类的第一连接子集从芯片 904 的端口 A、B、C 和 D 传送到芯片 906 的端口 TMS 908,TDI 910,TCK 912 和 TRST 914。因此，可以同时执行芯片904和906的并行测试。此外，核心逻辑920可以控制芯片904以同时将测试信号传送到芯片904的第三组端口，即端口 E、F、G和H。由于芯片904的端口 E、F、G和H经由诸如切缝区域920中的金属线之类的第二连接子集而连接到芯片930的端口 TMS 908、TDI 910、TCK 912和TRST 914，所以可以同时执行芯片904、906和930的并行测试。在这种情况下，当例如经由多路复用器922进入测试模式时，芯片904中的核心逻辑 920 实现芯片 904 的端口 A、B、C 和 D 与端口 TMS 908、TDI 910、TCK 912 和 TRST 914 之间的内部传输路径。核心逻辑920也被配置成将芯片904中的第一组端口即端口 TMS 908、 TDI 910、TCK 912和TRST 914与第三组端口即端口 E、F、G和H连接。此后，测试信号经由诸如切缝区域920中的金属线之类的第二连接子集从芯片 904的第三组端口即端口 E、F、G和H传送到芯片930的端口 TMS 908,TDI 910,TCK 912和TRST 914。因此，可以同时执行芯片904、906和930的并行测试。在端口 TMS 908、TDI 910、TCK 912和TRST 914处接收到来自芯片904的测试信号时，芯片930例如通过多路复用器934进入测试模式，核心逻辑932进而分别实现芯片 930的端口 TMS 908, TDI 910, TCK 912和TRST 914与端口 A、B、C和D之间的内部传输路径。因此，核心逻辑932被配置成连接芯片930中的第一组端口和第二组端口。测试信号或数据可以从芯片930的端口 TMS 908、TDI 910、TCK 912和TRST 914发送到端口 A、B、C和 D。尽管在图9中未示出，测试信号可以在不脱离本公开内容的精神和范围的情况下以类似的方式从芯片930的端口 A、B、C和D传送到管芯900中的其他芯片的TMS 908、TDI 910、 TCK 912 和 TRST 914。一旦测试完成，芯片904、906和930的测试结果经由探针卡104从芯片904、906 和930的TDO 916返回到ATE 102的相应I/O通道。利用该配置，只需来自ATE 102的单组I/O通道以执行芯片904、906和930的并行测试。在该实例中，只要求4个而不是12个 ATE I/O通道以并行测试芯片904、906和930，因为典型地要求来自ATE 102的四个I/O通道以测试每个芯片。参照图10，依照本公开内容又一个可替换实施例绘出了示出用于多个半导体芯片的晶片级并行测试的系统的一个示例性实现方式的示图。在该示例性实现方式中，在单个管芯1000中提供三个半导体芯片1004、1006和1030。在一个实施例中，芯片1004、1006和 1030彼此相同。芯片1004、1006和1030的并行测试可以经由四个JTAG信号执行TMS 1008、TDI 1010、TCK 1012和TRST 1014。自动测试设备(ATE) 102可以经由这些四个信号配置芯片 1004、1006和1030以调用特定测试，例如ATPG测试、存储器测试等等。测试的结果可以经由TDO 1016信号返回到ATE 102。对于测试输入信号，芯片1004、1006和1030的四个JTAG信号经由诸如切缝区域 1018中的金属线之类的至少一个连接而连接，并且芯片1004的四个JTAG信号经由探针卡 104连接到ATE 102的相应I/O通道。在该实例中，芯片1004的端口 A、B、C和D经由诸如切缝区域1018中的金属线之类的第一连接子集而连接到芯片1006的端口 TMS 1008、TDI 1010,TCK 1012和TRST 1014。此外，芯片1004的端口 A、B、C和D经由诸如切缝区域1018 中的金属线之类的第二连接子集而连接到芯片1030的端口 TMS 1008,TDI 1010,TCK 1012 和TRST 1014。对于测试输出信号，芯片1004、1006和1030的TDO 1016经由探针卡104连接到ATE 102的相应I/O通道。在操作中，ATE 102驱动JTAG测试信号至芯片1004的TMS 1008、TDI 1010、TCK 1012和TRST 1014。核心逻辑1020被提供以控制芯片1004。当测试信号经由探针卡104 从 ATE 102 发送到芯片 1004 的 TMS 1008,TDI 1010,TCK 1012 和 TRST 1014 时，芯片 1004 例如经由多路复用器1022进入测试模式，并且核心逻辑1020实现芯片1004的端口 A、B、C 和D与端口 TMS 1008,TDI 1010,TCK 1012和TRST 1014之间的内部传输路径。因此，核心逻辑1020被配置成连接芯片1004中的第一组端口即端口 TMS 1008、TDI 1010、TCK 1012 和TRST 1014与第二组端口即端口 A、B、C和D。此后，测试信号经由诸如切缝区域1018中的金属线之类的第一连接子集从芯片 1004 的端口 A、B、C 禾Π D 传送到芯片 1006 的端口 TMS 1008、TDI 1010、TCK 1012 和 TRST1014。因此，可以同时执行芯片1004和1006的并行测试。此外，核心逻辑1020可以控制芯片1004以同时将测试信号传送到芯片1030的第三组端口，即端口 TMS 1008、TDI 1010、TCK 1012 和 TRST 1014。由于芯片 1004 的端口 A、 B、C和D经由诸如切缝区域1018中的金属线之类的第二连接子集而连接到芯片1030的端口 TMS 1008,TDI 1010,TCK 1012 和 TRST 1014，所以可以同时执行芯片 1004、1006 和 1030 的并行测试。在这种情况下，当例如经由多路复用器1022进入测试模式时，芯片1004中的核心逻辑 1020 实现芯片 1004 的端口 A、B、C 和 D 与端口 TMS 1008,TDI 1010,TCK 1012 和 TRST 1014之间的内部传输路径。此后，测试信号经由诸如切缝区域1018中的金属线之类的第二连接子集从芯片1004的第二组端口即端口 A、B、C和D传送到芯片1030的端口 TMS 1008、 TDI 1010、TCK 1012和TRST 1014。因此，可以同时执行芯片1004、1006和1030的并行测试。在端口TMS 1008、TDI 1010、TCK 1012 和 TRST 1014 处接收到来自芯片 1004 的测试信号时，芯片1030例如通过多路复用器1034进入测试模式，核心逻辑1032进而分别实现芯片 1030 的端口 TMS 1008、TDI 1010、TCK 1012 和 TRST 1014 与端口 A、B、C 和 D 之间的内部传输路径。因此，核心逻辑1032被配置成连接芯片1030中的第一组端口和第二组端口。测试信号或数据可以从芯片1030的端口 TMS 1008、TDI 1010、TCK 1012和TRST 1014发送到端口 A、B、C和D。尽管在图10中未示出，测试信号可以在不脱离本公开内容的精神和范围的情况下以类似的方式从芯片1030的端口 A、B、C和D传送到管芯900中的其他芯片的端口 TMS 1008, TDI 1010, TCK 1012 和 TRST 1014。一旦测试完成，芯片1004、1006和1030的测试结果经由探针卡104从芯片1004、 1006、1030的TDO 1016返回到ATE 102的相应I/O通道。利用该配置，只需来自ATE 102 的单组I/O通道以执行芯片1004、1006、1030的并行测试。在该实例中，只要求4个而不是 12个ATE I/O通道以并行测试芯片1004、1006和1030，因为典型地要求来自ATE 102的四个I/O通道以测试每个芯片。要指出的是，上面附图中示出的配置仅仅用于说明。在不脱离本公开内容的精神和范围的情况下可以在上面的配置中包含附加的半导体芯片、核心逻辑和/或多路复用器。利用这些附加的配置，在晶片级上待由ATE同时测试的半导体芯片的数量可以呈指数地增加，因为要求更少的ATE I/O通道。因此，可以降低测试多个半导体芯片的成本。应当指出的是，本文描述的方法不必以描述的顺序执行。而且，可以以重复、同时、 串行或并行的方式执行关于该方法所描述的各个活动。
权利要求
1.一种用于测试半导体芯片的系统，包括设置在晶片中的多个半导体芯片，所述多个半导体芯片中的每一个具有用于接收测试数据的至少一个端口；至少一个连接，在晶片的切缝区域中设置在所述多个半导体芯片中的第一半导体芯片的至少一个端口与至少一个第二半导体芯片的至少一个端口之间，其中第一半导体芯片被配置成经由所述至少一个连接将测试数据发送到所述至少一个第二半导体芯片。
2.权利要求1的系统，其中所述多个半导体芯片彼此相同。
3.权利要求1的系统，其中所述至少一个连接包括第一连接，在切缝区域中设置在第一半导体芯片的第一端口与所述至少一个第二半导体芯片的第一端口之间；以及第二连接，在切缝区域中设置在第一半导体芯片的第二端口与所述至少一个第二半导体芯片的第二端口之间。
4.权利要求3的系统，其中第一半导体芯片被配置成同时经由第一连接和第二连接将测试数据发送到所述至少一个第二半导体芯片。
5.权利要求1的系统，其中所述多个半导体芯片的所述至少一个端口包括至少一个测试输入端口以及至少一个测试输出端口。
6.权利要求5的系统，进一步包括 自动测试设备，该自动测试设备包括耦合到第一半导体芯片的所述至少一个测试输入端口的至少一个通道；以及耦合到所述多个半导体芯片的至少一个测试输出端口的至少一个通道。
7.权利要求6的系统，其中第一半导体芯片被配置成在该第一半导体芯片的所述至少一个测试输入端口处从自动测试设备的所述至少一个通道接收测试数据。
8.权利要求7的系统，其中第一半导体被配置成经由所述至少一个连接将所述至少一个测试输入端口处接收的测试数据发送到所述至少一个第二半导体芯片的所述至少一个测试输入端口。
9.一种用于测试半导体芯片的方法，包括 在晶片中提供多个半导体芯片；经由晶片的切缝区域中的至少一个连接而连接所述多个半导体芯片的至少一个端口 ；将测试数据从测试器发送到所述多个半导体芯片中的第一半导体芯片的所述至少一个端口 ；以及经由所述至少一个连接将测试数据从第一半导体芯片的所述至少一个端口传送到至少一个第二半导体芯片的至少一个端口。
10.权利要求9的方法，其中经由晶片的切缝区域中的至少一个连接而连接所述多个半导体芯片的至少一个端口包括经由切缝区域中的第一连接而将第一半导体芯片的第一端口连接到所述至少一个第二半导体芯片的第一端口 ；以及经由切缝区域中的第二连接而将第一半导体芯片的第二端口连接到所述至少一个第二半导体芯片的第二端口。
11.权利要求10的方法，其中第一端口和第二端口是用于接收测试数据的至少一个测试输入端口。
12.权利要求10的方法，其中经由所述至少一个连接将测试数据从第一半导体芯片的所述至少一个端口传送到至少一个第二半导体芯片的至少一个端口包括在第一半导体芯片的第一端口和第二端口处从测试器的至少一个通道接收测试数据；以及同时经由第一连接和第二连接将测试数据发送到所述至少一个第二半导体芯片的第一端口和第二端口。
13.一种用于测试半导体芯片的系统，包括设置在晶片中的多个半导体芯片，所述多个半导体芯片中的每一个具有用于接收测试数据的至少一个端口以及至少一个核心逻辑；至少一个连接，在晶片的切缝区域中设置在所述多个半导体芯片中的第一半导体芯片的至少一个端口与至少一个第二半导体芯片的至少一个端口之间，其中第一半导体芯片的核心逻辑被配置成经由所述至少一个连接将测试数据传送到所述至少一个第二半导体芯片。
14.权利要求13的系统，其中第一半导体芯片的所述至少一个端口包括 耦合到测试器的第一组端口；以及经由所述至少一个连接而耦合到所述至少一个第二半导体芯片的所述至少一个端口的第二组端口。
15.权利要求14的系统，其中第一半导体芯片的核心逻辑被配置成经由至少一个内部路径将第一组端口与第二组端口连接。
16.权利要求14的系统，其中第一半导体芯片的核心逻辑被配置成经由所述至少一个连接将测试数据从第二组端口传送到所述至少一个第二半导体芯片的所述至少一个端口。
17.权利要求14的系统，其中第二组端口耦合到所述至少一个第二半导体芯片的第二半导体芯片的至少一个端口以及所述至少一个第二半导体芯片的第三半导体芯片的至少一个端口。
18.权利要求17的系统，其中第一半导体芯片的核心逻辑被配置成经由所述至少一个连接的第一子集将测试数据从第二组端口传送到第二半导体芯片的至少一个端口且经由所述至少一个连接的第二子集将测试数据从第二组端口传送到第三半导体芯片的至少一个端口。
19.权利要求13的系统，其中第一半导体芯片的所述至少一个端口包括 耦合到测试器的第一组端口；以及经由所述至少一个连接的第一子集耦合到所述至少一个第二半导体芯片中的第二半导体芯片的所述至少一个端口的第二组端口 ；以及经由所述至少一个连接的第二子集耦合到所述至少一个第二半导体芯片中的第三半导体芯片的所述至少一个端口的第三组端口。
20.权利要求19的系统，其中核心逻辑被配置成经由所述至少一个连接的第一子集将测试数据从第二组端口传送到第二半导体芯片的至少一个端口并且经由所述至少一个连接的第二子集将测试数据从第三组端口传送到第三半导体芯片的至少一个端口。
21.一种用于测试半导体芯片的方法，包括 在晶片中提供多个半导体芯片；配置至少一个核心逻辑以控制所述多个半导体芯片；经由晶片的切缝区域中的至少一个连接而连接所述多个半导体芯片的至少一个端口；以及将测试数据从测试器发送到所述多个半导体芯片中的第一半导体芯片的所述至少一个端口 ；以及经由所述至少一个连接将测试数据从第一半导体芯片的所述至少一个端口传送到至少一个第二半导体芯片的至少一个端口。
22.权利要求21的方法，其中配置至少一个核心逻辑以控制所述多个半导体芯片包括配置核心逻辑以在第一半导体芯片进入测试模式时将第一半导体芯片的第一组端口连接到第一半导体芯片的第二组端口。
23.权利要求22的方法，其中将测试数据从测试器发送到所述多个半导体芯片中的第一半导体芯片的所述至少一个端口包括在第一半导体芯片的第一组端口处从测试器的至少一个通道接收测试数据；以及经由至少一个内部路径将测试数据从第一半导体芯片的第一组端口发送到第二组端
24.权利要求22的方法，其中经由晶片的切缝区域中的至少一个连接而连接所述多个半导体芯片的至少一个端口包括经由所述至少一个连接的第一子集将第一半导体芯片的第二组端口连接到所述至少一个第二半导体芯片的第二半导体芯片的至少一个端口 ；以及经由所述至少一个连接的第二子集将第一半导体芯片的第二组端口连接到所述至少一个第二半导体芯片的第三半导体芯片的至少一个端口。
25.权利要求对的方法，其中经由所述至少一个连接将测试数据从第一半导体芯片的所述至少一个端口传送到至少一个第二半导体芯片的至少一个端口包括经由所述至少一个连接的第一子集将测试数据从第一半导体芯片的第二组端口发送到所述至少一个第二半导体芯片的第二半导体芯片的至少一个端口 ；以及同时经由所述至少一个连接的第二子集将测试数据从第一半导体芯片的第二组端口发送到所述至少一个第二半导体芯片的第三半导体芯片的至少一个端口。
26.权利要求22的方法，其中配置至少一个核心逻辑以控制所述多个半导体芯片进一步包括配置核心逻辑以在第一半导体芯片进入测试模式时连接第一半导体芯片的第三组端
27.权利要求沈的方法，其中经由晶片的切缝区域中的至少一个连接而连接所述多个半导体芯片的至少一个端口包括经由所述至少一个连接的第一子集将第一半导体芯片的第二组端口连接到所述至少一个第二半导体芯片的第二半导体芯片的至少一个端口 ；以及经由所述至少一个连接的第二子集将第一半导体芯片的第三组端口连接到所述至少一个第二半导体芯片的第三半导体芯片的至少一个端口。
28.权利要求27的方法，其中经由所述至少一个连接将测试数据从第一半导体芯片的所述至少一个端口传送到至少一个第二半导体芯片的至少一个端口包括经由所述至少一个连接的第一子集将测试数据从第一半导体芯片的第二组端口发送到所述至少一个第二半导体芯片的第二半导体芯片的至少一个端口 ；以及同时经由所述至少一个连接的第二子集将测试数据从第一半导体芯片的第三组端口发送到所述至少一个第二半导体芯片的第三半导体芯片的至少一个端口。
全文摘要
提供了一种用于半导体芯片的晶片级测试的系统和方法。在一个实施例中，该系统包括设置在晶片中的多个半导体芯片，每个半导体芯片具有用于接收测试数据的至少一个端口；以及至少一个连接，在晶片的切缝区域中设置在所述多个半导体芯片中的第一半导体芯片的至少一个端口与至少一个第二半导体芯片的至少一个端口之间；其中第一半导体芯片被配置成经由所述至少一个连接将测试数据发送到所述至少一个第二半导体芯片。此外，所述多个半导体芯片可以包括至少一个核心逻辑，所述核心逻辑被配置成经由所述至少一个连接将测试数据传送到所述至少一个第二半导体芯片。
文档编号G01R31/26GK102338848SQ20111019837
公开日2012年2月1日 申请日期2011年7月15日 优先权日2010年7月16日
发明者邵招军 申请人:英飞凌科技股份有限公司