高速串行信号分析装置制造方法
【专利摘要】本发明涉及一种示波器为代表的电子测量仪器领域高速串行信号分析装置。本发明的高速串行信号分析装置，包括模拟前端、模数转换器、时域均衡器、时钟与数据恢复器、分路器、FPGA模块，模拟前端分别与模数转换器、时域均衡器电连接，时域均衡器连接时钟与数据恢复器，时钟与数据恢复器连接分路器，模数转换器、分路器分别与FPGA模块电连接。本发明的高速串行信号分析装置，其具备极高的速度和完全的实时性，且其协议灵活，可广泛应用在高性能数字示波器。
【专利说明】高速串行信号分析装置
【技术领域】
[0001]本发明涉及一种示波器为代表的电子测量仪器领域高速串行信号分析装置。
【背景技术】
[0002]随着计算机总线由低速并行总线向高速串行总线发展，面对光通信、无线通信、网络、国防安全以及国家重大工程、科技计划等领域中高速串行信号测试的技术瓶颈需迫切解决需求，传统的测量仪器已远远不能满足这类信号的测试要求。急需研制一种对这些信号进行定量测试分析的专门仪器设备，即高速串行信号分析系统。由于高速串行信号分析系统必须具备高采样率、高带宽、低噪声、低抖动以及高刷新率等特点，因此技术含量极高，系统复杂，加上国外的技术壁垒和技术垄断，目前国内外能够提供此类设备的只有美国
? [6007极少数厂商。而国内即使在传统数字示波器领域，仅带宽这一项指标才刚刚达到16取，在采样率和带宽这两个关键指标上，我们还与国外存在着差距。而对于能够进行高速串行信号分析的数字示波器，带宽至少应为2.56?.由于目前国内无法实现这一指标，因此国内在该领域完全为空白。更何况本底抖动以及刷新率等指标更是无法满足高速串行信号的分析。因 此，无论是高速串行信号分析系统，还是高性能数字示波器，目前我国重要的科研院所和国防工业关键的高端数字荧光示波器产品均依赖进口。研制数字荧光串行信号分析系统对提高我国仪器装备整体水平、减少对进口产品的依赖有着重大的意义。
【发明内容】
[0003]本发明的技术效果能够克服上述缺陷，提供一种高速串行信号分析装置，其提高了高速串行信号测试能力。
[0004]为实现上述目的，本发明采用如下技术方案:其包括模拟前端、模数转换器、时域均衡器、时钟与数据恢复器、分路器、？模块，模拟前端分别与模数转换器、时域均衡器电连接，时域均衡器连接时钟与数据恢复器，时钟与数据恢复器连接分路器，模数转换器、分路器分别与模块电连接。
[0005]？？以模块包括存储管理器、触发管理器、86/1013解码器、码型匹配器，储管理器分别与触发管理器、模数转换器电连接，触发管理器与码型匹配器电连接，86/1013解码器分别与分路器、码型匹配器电连接。
[0006]高速串行信号分析方法如下:
[0007]3、抖动、定时和眼图分析:抖动、定时和眼图分析是高速串行信号分析方法中最重要的一项。通过获得并分析待测信号的眼图，可以提取出高速串行信号的很多信息，如时钟抖动、定时误差、噪声、信噪比等。该分析项目可以最直观的反映高速串行信号的信号质量；可以实现对以下参数的测量:消光比(绝对值，％，池)，眼高，眼宽，眼顶，眼底，交叉％，噪声
(1)-1)，咖3 )，信噪比，周期失真，0因数。可以实现速率低于1.2561^1)8、码型为？即3的殿2数据流，软件可自动测量其眼图的各项参数。如图1。[0008]b、协议及串行码型触发:为调试串行构架，可以使用硬件时钟恢复电路对NRZ串行数据流进行串行码型触发，并将物理层和链路层中的事件关联。仪器可以恢复时钟信号，识别跳变，为捕获的串行码型触发设置所需的编码字。用户可以查看解码成字的8b/10b位序列，方便地进行分析，也可以将需要解码的字段设置为串行码型触发中的码型来捕获它。该分析项目对于速率低于1.25Gbps、码型为PRBS的NRZ数据流，软件可自动对其进行时钟识别与恢复并对其进行正确的解码。
[0009]C、模板测试:模板测试用于长期验证信号质量，属于眼图测试的一种应用。当信号眼图不符合模板标准时，仪器会将该信号记录，并告知用户。
[0010]本发明的高速串行信号分析装置，其具备极高的速度和完全的实时性，且其协议灵活，可广泛应用在高性能数字示波器。
【专利附图】
【附图说明】
[0011]图1为本发明的模块结构示意图。
【具体实施方式】
[0012]如图1所示，本发明的高速串行信号分析装置包括模拟前端、模数转换器、时域均衡器、时钟与数据恢复器、分路器、FPGA模块，模拟前端分别与模数转换器、时域均衡器电连接，时域均衡器连接时钟与数据恢复器，时钟与数据恢复器连接分路器，模数转换器、分路器分别与FPGA模块电连接。
[0013]FPGA模块包括存储管理器、触发管理器、8b/10b解码器、码型匹配器，储管理器分别与触发管理器、模数转换器电连接，触发管理器与码型匹配器电连接，8b/10b解码器分别与分路器、码型匹配器电连接。
[0014]高速串行信号分析是一个软硬件协同工作的过程。其中，硬件过程:输入信号首先送入模拟前端，进行合适的放大或衰减，而后送入模数转换器，同时送入时域均衡器进行均衡以在信号质量较差的情况下提高时钟恢复的成功率。经均衡后的信号送入时钟与数据恢复器(Clock and Data Recovery,⑶R)进行时钟提取。⑶R的本质是一个窄带锁相环，可以把高速串行信号中的时钟信息提取出来，再用该时钟恢复出数据。此时生成的数据流速度较高，因此进入DEMUX进行分相送入FPGA模块，在FPGA模块内进行8b/10b解码以及码型匹配，从而生成触发信号实现码型触发。
[0015]软件过程包括眼图生成、抖动分析、定时分析、协议解码以及模板比较等。虽然先进数字荧光成像处理器也可生成实时眼图，但该眼图较适合观测，提取信息则精度较差。因此，进行详细的高速串行信号分析时可使用软件方法完成。本项目具备每通道2Gpts的深存储，因此可以得到精度很高的分析结果。抖动分析和定时分析也在这里完成。而协议解码工作既可以由硬件完成，也可以由软件完成。前者具备极高的速度和完全的实时性，而后者具有协议灵活的特点。
【权利要求】
1.一种高速串行信号分析装置，其特征在于，包括模拟前端、模数转换器、时域均衡器、时钟与数据恢复器、分路器、FPGA模块，模拟前端分别与模数转换器、时域均衡器电连接，时域均衡器连接时钟与数据恢复器，时钟与数据恢复器连接分路器，模数转换器、分路器分别与FPGA模块电连接。
2.根据权利要求1所述的高速串行信号分析装置，其特征在于，FPGA模块包括存储管理器、触发管理器、8b/10b解码器、码型匹配器，储管理器分别与触发管理器、模数转换器电连接，触发管理器与码型匹配器电连接，8b/10b解码器分别与分路器、码型匹配器电连接。
【文档编号】G01R13/02GK103837724SQ201210488086
【公开日】2014年6月4日 申请日期:2012年11月27日 优先权日:2012年11月27日
【发明者】宋云衢, 吕华平 申请人:江苏绿扬电子仪器集团有限公司