专利名称：高精度时钟类芯片输出脉冲时间间隔检测装置的制作方法
技术领域：
本实用新型涉及脉冲时间间隔检测技术领域，尤其涉及一种高精度时钟类芯片输出脉冲时间间隔检测装置。
背景技术：
常用的时钟类芯片是通过两路通道输出一定脉宽的脉冲来驱动机械式钟表计时，时钟类芯片的两路输出脉冲为异步时钟脉冲，两路通道脉冲时间间隔的精度即为钟表秒针走动的精确度，因此，确保时钟类芯片两路通道脉冲时间间隔的精度对于钟表计时至关重要。但是，时钟类芯片在设计和生产过程易受到设计方式和生产工艺的影响，如不可避免的出现正偏差、负偏差等，为保证机械式钟表计时的精确性，根据检测设备的检测数据，在后道工序中通过其它方式如晶振或机械结构的设计来及时校正时钟类芯片因设计方式和生产工艺造成精度的偏差。常用的时钟类芯片检测设备如通用示波器，示波器对于毫秒至秒级别时间间隔的测量精度一般在小数点后4位即IOUS级别，而市场上对时钟类芯片的最低精度要求在小数点后5位即IUS级别，通用示波器的检测精度已不能满足现有检测精度的要求。为进行高精度的检测，现有技术中有设计出集成度高、检测精度高的检测设备，高精度检测设备虽然能满足现有IUS级别的检测精度，但是其成本较高、功能设计复杂，不利于生产控制及提高检测设备的利用率。
发明内容本实用新型所要解决的技术问题是针对现有时钟类芯片检测设备存在检测精度低或闻精度检测设备成本闻、功能复杂的上述问题，提供了一种成本低、检测精度闻的闻精度时钟类芯片输出脉冲时间间隔检测装置。为解决上述问题，本实用新型的技术方案是:一种高精度时钟类芯片输出脉冲时间间隔检测装置，包括用于电平转换的信号预处理模块、用于计算时钟芯片脉冲时间间隔的计数模块及用于显示检测数据的显示模块，信号预处理模块、计数模块和显示模块顺次连接，所述信号预处理模块具有一电平转换单元，所述信号预处理模块还包括将多路输入信号整合为单路输出信号的信号整合单元，信号整合单元至少具有两路输入信号和至少一路输出信号，两路输入信号分别为待测时钟芯片输出的两路异步时钟脉冲，一路输出信号为电平转换单兀的输入信号；所述计数模块包括主控单元、时钟单元和计数单元,主控单元分别与时钟单元、计数单元和电平转换单元相连，时钟单元与计数单元相连，计数单元包括第一计数子单元和第二计数子单元，第一计数子单元与第二计数子单元均具有控制输入端、触发输入端和溢出输出端，第一计数子单元的控制输入端与主控单元相连，第一计数子单元和第二计数子单元的触发输入端分别与电平转换单元相连，第一计数子单元的溢出输出端与第二计数子单元的控制输入端相连。本实用新型中的信号整合单元为双输入单输出的信号整合，信号整合单元将时钟类芯片输出的双路异步信号整合成单路信号并输入到电平转换单元中，电平转换单元使单路信号转换成符合计数单元的电平信号，该电平信号发送到计数模块中进行计数和处理，并在显示模块中显示。采用单路信号进行计数并处理避免了待测时钟芯片的双路异步信号分别经电平转换单元处理后造成转换延迟的差异性，而单路信号在一段时间内能保持一定的延迟特性，可以显著的降低了信号误差的概率；同时，双路异步信号的信号发生需要由两个不同中断源的控制，不同中断源响应延迟存在差别，也增加了误差出现的概率，再者，不同中断源的控制也相对繁琐些，而单路信号采用单个中断源，不但控制简单而且误差概率低。本实用新型的计数单元采用两个计数子单元串联实现计数，如计数单元为32位的计数单元，则采用两个16位的计数子单元串联实现32位计数，因此，在保证检测精度的条件下，精度级别在100NS即小数点后7位，降低了检测装置的成本。两个计数子单元串联并由硬件操作完成，避免了软件介入而产生较大误差的可能，进一步保证了检测设备的检测精度。利用本实用新型在时钟类芯片的设计生产阶段中进行脉冲时间间隔的检测，能精确的得出检测数据，及时计算出脉冲时间间隔偏差范围，同时可明确时钟类芯片后道工序的修改方向。在实际使用过程中，通过小批量的抽样检测，即可检测出精确的数据供设计人员参考，便于设计人员及时修正因生产工艺等造成的误差，大幅度的降低了生产成本。相比较于现有技术，本实用新型的高精度时钟类芯片输出脉冲时间间隔检测装置一方面能迅速的检测出时钟类芯片的输出脉冲时间间隔，为芯片设计人员在设计初期提供精确数据参考，以便校正由于生产工艺带来的偏差，另一方面，本实用新型采用了两个串联的计数子单元，在不降低检测精度的前提下节约了企业的设备采购及维护成本。优选地，所述第一计数子单元和第二计数子单元均为16位计数单元或32位计数单元中的一种。由两个16位的计数子单元串联形成32位的计数单元或由两个32位的计数子单元串联形成64位的计数单元，方便灵活应用。优选地，所述第一计数子单元与第二计数子单元均包括触发控制器、滤波器、中断控制器、输入边沿检测器和寄存器，中断控制器和输入边沿检测器的输出端分别与滤波器的输入端相连，滤波器的输出端与触发控制器的输入端相连，输入边沿检测器还与寄存器相连，触发控制器的时钟输入端与时钟单元相连；所述控制输入端为中断控制器的输入端，触发输入端为输入边沿检测器的输入端，溢出输出端为触发控制器的输出端。优选地，所述信号整合单元包括脉冲过冲保护电路和多路异步脉冲整合电路，脉冲过冲保护电路包括多个二极管，多个二极管分别连接在待测时钟芯片的两路异步时钟脉冲输出端上，多路异步脉冲整合电路包括多个隔离二极管，多个隔离二极管与待测时钟芯片的两路异步时钟脉冲输出端相连，各隔离二极管的输出端通过电阻相连形成信号整合单元的一路输出信号。脉冲过冲保护电路对时钟类芯片的输出脉冲进行检测，使符合电平要求的脉冲直接输入到多路异步脉冲整合电路中，对于过高电平的输出脉冲，脉冲过冲保护电路经降压处理成多路异步脉冲整合电路默认的最高电平后输入多路异步脉冲整合电路中。优选地，所述电平转换单元包括顺次相连的抗干扰电路和电平转换电路，抗干扰电路为由滤波电容和电阻组成的RC滤波电路，电平转换电路包括三态门，三态门的输出端与计数模块相连。优选地，所述计数模块还包括非易失性存储器，非易失性存储器分别与主控单元和计数单元相连。优选地，所述主控单元内还设有校正子单元，校正子单元的输入端连接有标准信号源。
图1是本实用新型高精度时钟类芯片输出脉冲时间间隔检测装置的原理框图。图2是本实用新型高精度时钟类芯片输出脉冲时间间隔检测装置中计数单元的原理框图。图3是本实用新型高精度时钟类芯片输出脉冲时间间隔检测装置中信号整合单元的部分电路原理图。图4是本实用新型高精度时钟类芯片输出脉冲时间间隔检测装置中电平转换单元的部分电路原理图。
具体实施方式
以下结合附图和实施例进一步详细说明本实用新型，但本实用新型的保护范围并不限于此。参照图1，本实用新型的高精度时钟类芯片输出脉冲时间间隔检测装置包括用于电平转换的信号预处理模块、用于计算时钟芯片脉冲时间间隔的计数模块及用于显示检测数据的显示模块，信号预处理模块、计数模块和显示模块顺次连接。参照图1和图4，所述信号预处理模块具有一电平转换单元和一信号整合单元，信号整合单元将双路输入信号整合为单路输出信号，信号整合单元具有两路输入信号和一路输出信号，两路输入信号分别为待测时钟芯片输出的两路异步时钟脉冲，一路输出信号为电平转换单元的输入信号。电平转换单元包括顺次相连的抗干扰电路和电平转换电路，抗干扰电路为由滤波电容和电阻组成的RC滤波电路，RC滤波电路与一路输出信号之间连接有二极管D5，抗干扰电路使可能出现的干扰信号频率点远离需测试信号的频率。电平转换电路包括三态门TTL，三态门TTL的输入端与抗干扰电路的输出端相连，三态门TTL的控制端与计数模块相连，三态门TTL的输出端与计数模块的计数单元相连。电平转换电路利用三态门TTL的快速翻转及其工作电压范围宽的特性将待测时钟芯片的低电平信号转换为计数模块可识别的电平信号。参照图3，所述信号整合单元包括脉冲过冲保护电路和多路异步脉冲整合电路，脉冲过冲保护电路和多路异步脉冲整合电路顺次连接。脉冲过冲保护电路包括二极管Dl和二极管D2，二极管Dl和二极管D2分别连接在待测时钟芯片的两路异步时钟脉冲输出端上，二极管Dl和二极管D2的另一端为电源端，二极管Dl和二极管D2均由脉冲输出端向电源端导通，二极管Dl和二极管D2为低阈值的二极管。脉冲过冲保护电路对待测时钟芯片的输出脉冲进行检测，使符合电平要求的脉冲直接输入到多路异步脉冲整合电路中，对于过高电平的输出脉冲，脉冲过冲保护电路经降压处理成多路异步脉冲整合电路默认的最高电平后输入多路异步脉冲整合电路中。在工作时，当时钟脉冲电压大于电源端供电电压时，二极管Dl和二极管D2会将时钟脉冲电压压低至允许的电压。多路异步脉冲整合电路包括隔离二极管D3、隔离二极管D4及多个电阻，隔离二极管D3和隔离二极管D4分别与待测时钟芯片的两路异步时钟脉冲输出端相连，隔离二极管D3和隔离二极管D4的输出端分别通过多个电阻与电源端相连，同时隔离二极管D3和隔离二极管D4的输出端通过电阻相连，隔离二极管D3和隔离二极管D4的输出端通过电阻相连形成信号整合单元的一路输出信号。多路异步脉冲信号整合电路将不同通道的脉冲信号通过隔离二极管隔离使其不互相影响，通过隔离二极管后将信号合并输入至电平转换单元中。参照图1至图2，所述计数模块包括主控单元、时钟单元、计数单元和非易失性存储器，主控单元分别与时钟单元、计数单元、电平转换单元和非易失性存储器相连，计数单元分别与非易失性存储器和时钟单元相连。所述计数单元包括第一计数子单元和第二计数子单元，第一计数子单元和第二计数子单元串联，第一计数子单元与第二计数子单元均包括触发控制器、滤波器、中断控制器、输入边沿检测器和寄存器，中断控制器和输入边沿检测器的输出端分别与滤波器的输入端相连，滤波器的输出端与触发控制器的输入端相连，输入边沿检测器还与寄存器相连，触发控制器的时钟输入端与时钟单元相连。第一计数子单元与第二计数子单元均具有控制输入端、触发输入端和溢出输出端。第一计数子单元的控制输入端与主控单元相连，第一计数子单元和第二计数子单元的触发输入端与电平转换单元相连，第一计数子单元的溢出输出端与第二计数子单元的控制输入端相连。其中，控制输入端为中断控制器的输入端，触发输入端为输入边沿检测器的输入端，溢出输出端为触发控制器的输出端。其中，第一计数子单元和第二计数子单元均为16位的计数单元或32位的计数单元中的一种，可以根据检测需要进行选配。主控单元包括主控芯片及外围电路，其中计数单元为主控芯片自带的计数单元，计数单元在使用时，设定成双定时器级联输入捕捉模式。当外部脉冲上升沿时，第一计数子单元的输入边沿检测器检测到脉冲边沿及滤波器确认后第一计数子单元开始计数，此时，第二计数子单元处于待命状态，当第一计数子单元溢出后第二计数子单元开始计数，至到下一脉冲上升沿时计数模块停止工作并通知主控单元进行处理。本实用新型通过外部第一个脉冲上升沿触发计数单元计数，计数单元的周期由时钟单元和外部时钟共同作用而产生,时钟单元内部设有倍频电路和频率偏差校正寄存器,外部时钟为晶振，倍频电路将外部时钟的晶振频率提高到本检测装置所需的计数频率，同时，频率偏差校正寄存器会对频率进行校正，以保证精度。当检测装置处于不同的环境中时，检测装置内的信号传递、元器件性能等均存在一定的差异。为提高检测的精确度、降低误差，主控单元可以通过校正子单元预先检测标准信号源，并根据检测数据计算出相对误差值，该误差值用于修正本实用新型中的检测结果，本实用新型通过硬件及软件的相互配合可以显著提高测量精度。本实用新型高精度时钟类芯片输出脉冲时间间隔检测装置在检测过程中包括如下步骤:步骤一:主控单元内的校正子单元预先对标准信号源进行检测，并根据检测数据计算出相对误差值；步骤二:主控单元对第一计数子单元与第二计数子单元进行设置，使第一计数子单元与第二计数子单元处于触发式计数状态且计数模式全权由两个串联计数子单元的硬件完成；步骤三:将待测时钟芯片输出的两路异步时钟脉冲接入信号整合单元中，通过脉冲过冲保护电路将可能存在的过高电平降低至信号整合电路默认最高电平，多路异步脉冲整合电路将双路异步输出脉冲整合为单路脉冲信号；步骤四:整合后的单路脉冲信号输入至电平转换单元中，本实用新型中主控单元及计数单元工作电压在3.3 5V，而待测时钟芯片的工作电压一般工作在1.1 1.8V，故而通过抗干扰电路和电平转换电路将原主控单元及计数单元无法识别或识别困难的低电压信号转换为高电压信号；步骤五:经电平转换后的信号送入已设置模式的两个串联计数子单元中，计数单元对脉冲时间间隔进行计数后将计数值送至寄存器；步骤六:主控单元从寄存器中读取计数数值，通过转换使计数值换算为双精度数值，根据步骤一中的相对误差值对换算后的双精度数值进行修正，将修正后的双精度数值存储至非易失性存储器中，同时通过主控单元将修正后的双精度数值转换为ASII码，用于在显示模块中显示。上述说明中，凡未加特别说明的，均采用现有技术中的常规实现方式。
权利要求1.一种高精度时钟类芯片输出脉冲时间间隔检测装置，包括用于电平转换的信号预处理模块、用于计算时钟芯片脉冲时间间隔的计数模块及用于显示检测数据的显示模块，信号预处理模块、计数模块和显示模块顺次连接，所述信号预处理模块具有一电平转换单元，其特征在于， 所述信号预处理模块还包括将多路输入信号整合为单路输出信号的信号整合单元，信号整合单元至少具有两路输入信号和至少一路输出信号，两路输入信号分别为待测时钟芯片输出的两路异步时钟脉冲，一路输出信号为电平转换单兀的输入信号； 所述计数模块包括主控单元、时钟单元和计数单元，主控单元分别与时钟单元、计数单元和电平转换单元相连，时钟单元与计数单元相连,计数单元包括第一计数子单元和第二计数子单元，第一计数子单元与第二计数子单元均具有控制输入端、触发输入端和溢出输出端，第一计数子单元的控制输入端与主控单元相连，第一计数子单元和第二计数子单元的触发输入端分别与电平转换单元相连，第一计数子单元的溢出输出端与第二计数子单元的控制输入端相连。
2.根据权利要求1所述的高精度时钟类芯片输出脉冲时间间隔检测装置，其特征在于，所述第一计数子单元和第二计数子单元均为16位计数单元或32位计数单元中的一种。
3.根据权利要求1所述的高精度时钟类芯片输出脉冲时间间隔检测装置，其特征在于，所述第一计数子单元与第二计数子单元均包括触发控制器、滤波器、中断控制器、输入边沿检测器和寄存器，中断控制器和输入边沿检测器的输出端分别与滤波器的输入端相连，滤波器的输出端与触发控制器的输入端相连，输入边沿检测器还与寄存器相连，触发控制器的时钟输入端与时钟单元相连；所述控制输入端为中断控制器的输入端，触发输入端为输入边沿检测器的输入端，溢出输出端为触发控制器的输出端。
4.根据权利要求1所述的高精度时钟类芯片输出脉冲时间间隔检测装置，其特征在于，所述信号整合单元包括脉冲过冲保护电路和多路异步脉冲整合电路，脉冲过冲保护电路包括多个二极管，多个二极管分别连接在待测时钟芯片的两路异步时钟脉冲输出端上，多路异步脉冲整合电路包括多个隔离二极管，多个隔离二极管与待测时钟芯片的两路异步时钟脉冲输出端相连，各隔离二极管的输出端通过电阻相连形成信号整合单元的一路输出信号。
5.根据权利要求1所述的高精度时钟类芯片输出脉冲时间间隔检测装置，其特征在于，所述电平转换单元包括顺次相连的抗干扰电路和电平转换电路，抗干扰电路为由滤波电容和电阻组成的RC滤波电路，电平转换电路包括三态门，三态门的输出端与计数模块相连。
6.根据权利要求1所述的高精度时钟类芯片输出脉冲时间间隔检测装置，其特征在于，所述计数模块还包括非易失性存储器，非易失性存储器分别与主控单元和计数单元相连。
7.根据权利要求1所述的高精度时钟类芯片输出脉冲时间间隔检测装置，其特征在于，所述主控单元内还设有校正子单元，校正子单元的输入端连接有标准信号源。
专利摘要本实用新型涉及一种高精度时钟类芯片输出脉冲时间间隔检测装置，包括信号预处理模块、计数模块及显示模块，信号预处理模块具有一电平转换单元，信号预处理模块还包括将多路输入信号整合为单路输出信号的信号整合单元；所述计数模块包括主控单元、时钟单元和计数单元，主控单元分别与时钟单元、计数单元和电平转换单元相连，时钟单元与计数单元相连，计数单元包括串联连接的第一计数子单元和第二计数子单元。本实用新型一方面能迅速的检测出时钟类芯片的输出脉冲时间间隔，为芯片设计人员在设计初期提供精确数据参考，以便校正由于生产工艺带来的偏差，另一方面，采用了两个串联的计数子单元，在不降低检测精度的前提下节约了企业的设备采购成本。
文档编号G01R31/28GK203069745SQ20122068872
公开日2013年7月17日 申请日期2012年12月11日 优先权日2012年12月11日
发明者傅宇航, 魏建中, 瞿琛 申请人:杭州士兰微电子股份有限公司