多site并行测试方法
【专利摘要】本发明涉及半导体测试【技术领域】，具体涉及一种多SITE并行测试方法，通过对MOSFET产品进行多SITE并行测试设计，并将MOSFET的漏极作为测试电路的参考地，在保障对MOSFET产品进行常规的测试项目的基础上，还能对MOSFET产品进行产品与测试手臂之间的接触情况的测试，以避免因为接触问题导致测试对产品损坏。
【专利说明】多SITE并行测试方法
【技术领域】
[0001]本发明涉及半导体测试【技术领域】，具体涉及一种多SITE并行测试方法。
【背景技术】
[0002]MOSFET (金属-氧化层-半导体-场效晶体管)简称金氧半场效晶体管，由于其是利用一种载流子进行导电(单极性器件)，且具有输入电阻高、制备工艺简单、易集成、功耗小、体积小、成本低等特点，所以被广泛应用于模拟电路与数字电路中作为场效晶体管(field-effect transistor);M0SFET 依照其“通道”的极性不同，可分为 n-type 与 p-type的 MOSFET，即 NM0SFET 和 PM0SFET。
[0003]目前，对MOSFET产品的功能及其优劣性进行测试时，主要包括VTH (产品工作时的启动电压)、IGSS (栅源极之间的漏电流)、IDSS (漏源极之间的漏电)、RDSON (芯片工作的导通电阻)、VFSD (漏源极之间二极管的正向压降)等测试项目，但没有针对产品与机械手(handler)之间的接触情况的测试，若是产品与机械手出现问题，很容易在测试工艺中造成广品的损坏。
[0004]中国专利(CN102928761A)记载了一种晶圆测试系统及晶圆测试方法，包括探针卡、探针卡打磨装置和包括控制单元的晶圆测试机，探针卡接收晶圆测试机发出的测试信号，对晶圆中的待测芯片进行测试，测试后将测试结果反馈给晶圆测试机，上述的测试结果包括待测芯片的源漏正向导通压降VFSD ;当连续出现VFSD高于或低于源漏正向导通的标准压降，停止测试，控制单元控制探针打磨装置对探针卡进行打磨，且在打磨后，进行下一个待测芯片的测试。
[0005]中国专利(CN202330636U)记载了一种用于测试MOSFET的电路，通过将NM0SFET的源极电压或者PM0SFET的漏极电压施加在第一电阻两端来确定冲击电流，并利用运算放大器来调节NM0SFET或者PM0SFET的导通程度、以确保NM0SFET的源极电压或者PM0SFET的漏极电压与脉冲信号高电平期间的电压一致，从而能够使得冲击电流准确地受控于脉冲信号高电平期间的电压。
【发明内容】
[0006]本发明采用的技术方案为:
[0007]一种多SITE并行测试方法，应用于MOSFET产品上，其中，所述方法包括:
[0008]提供若干待测MOS产品；
[0009]根据所述待测MOS产品的测试参数制备测试载荷板和用户测试卡；
[0010]根据测试需求于测试机台上设定测试项目；
[0011]在所述测试机台上利用所述测试载荷板和所述用户测试卡对若干所述待测MOS产品同时进行所述测试项目的测试；
[0012]其中，进行所述测试项目的测试时MOS产品的漏极与AGND连接。
[0013]上述的多SITE并行测试方法，其中，所述方法还包括:利用晶体管逻辑电路将所述MOS产品的测试信号反馈至所述测试机台上。
[0014]上述的多SITE并行测试方法，其中，所述测试项目包括所述MOS产品与测试手臂之间的接触情况测试。
[0015]上述的多SITE并行测试方法，其中，所述测试项目还包括产品工作时的启动电压测试、栅源极之间的漏电流测试、漏源极之间的漏电流测试、芯片工作的导通电阻测试和漏源极之间二极管的正向压降测试。
[0016]上述的多SITE并行测试方法，其中，所述方法还包括:通过在所述MOS产品的栅极的激励线路端连接一外接电流源，并将所述MOS产品的栅极源级漏极电连接形成一测栅极电压的回路，以进行所述MOS产品与所述测试手臂之间的接触情况测试。
[0017]上述的多SITE并行测试方法，其中，所述外接电流源提供0.1mA的电流。
[0018]上述的多SITE并行测试方法，其中，所述待测MOS产品为双MOSFET产品。
[0019]上述的多SITE并行测试方法，其中，所述双MOSFET产品包括第一 MOS管和第二MOS 管；
[0020]进行所述MOS产品与所述测试手臂之间的接触情况测试时，其测试电路包括:
[0021]所述外接电流源与所述第一 MOS管栅极的激励线路端电连接，所述第一 MOS管栅极的测量线路端与所述第一 MOS管源级的激励线路端电连接，所述第一 MOS管源级的测量线路端与所述第二 MOS管栅极的激励线路端电连接，所述第二 MOS管栅极的测量线路端与所述第二 MOS管源级的激励线路端电连接，所述第二 MOS管源级的测量线路端与所述第二MOS管漏极的激励线路端电连接，所述第二 MOS管漏极的测量线路端与所述第一 MOS管漏极的激励线路端电连接，所述第一 MOS管漏极的测量线路端接地。
[0022]上述的多SITE并行测试方法，其中，所述双MOSFET产品还包括第一开关、第二开关、第三开关、第四开关和第五开关；
[0023]所述第一 MOS管栅极的测量线路端通过所述第一开关与所述第一 MOS管源级的激励线路端电连接；
[0024]所述第一 MOS管源级的测量线路端通过所述第二开关与所述第二 MOS管栅极的激励线路端电连接；
[0025]所述第二 MOS管栅极的测量线路端通过所述第三开关与所述第二 MOS管源级的激励线路端电连接；
[0026]所述第二MOS管源级的测量线路端通过所述第四开关与所述第二MOS管漏极的激励线路端电连接；
[0027]所述第一 MOS管漏极的测量线路端通过所述第五开关接地。
[0028]上述的多SITE并行测试方法，其中，第一开关、第二开关、第三开关、第四开关和第五开关均为双刀双掷的继电器。
[0029]综上所述，由于本发明采用了以上技术方案，通过对MOSFET产品进行多SITE并行测试设计，并将MOSFET的漏极作为测试电路的参考地，在保障对MOSFET产品进行常规的测试项目的基础上，还能对MOSFET产品进行产品与测试手臂之间的接触情况的测试，以避免因为接触问题导致测试对产品损坏。
【专利附图】
【附图说明】
[0030]图1为本发明一实施例中进行多SITE并行测试的示意图；
[0031]图2为本发明一实施例中进行MOS产品与测试手臂之间的接触情况测试的电路图；
[0032]图3-5为本发明一实施例中进行多SITE并行测试的电路图。
【具体实施方式】
[0033]结合以下具体实施例和附图，对本发明作进一步的详细说明。实施本发明的过程、条件、测试方法、电路等，除以下专门提及的内容之外，其余均为本领域的普遍知识和公知常识，本发明没有特别限制内容。
[0034]图1为本发明一实施例中进行多SITE并行测试的示意图；如图1所示,一种多SITE并行测试方法，应用于双MOSFET产品上，包括:
[0035]首先，提供若干待测MOS产品，在本实施例中优选的两个SITE的双MOSFET产品，并根据上述的双MOSFET产品的测试参数(可以根据测试的需求而不同，在实际的生产测试过程中，用户在提供测试产品的同时会提供该产品的测试需求及相应的产品的性能参数等数据)和MOSFET测试原理，设计并制备测试载荷板(load board)和用户测试卡(DUTCARD)。
[0036]其次，根据MOSFET测试规范，在测试机台(如MS7000测试机等)上设置测试项目如双MOSFET与测试手臂(Handler)之间的接触情况测试(C0NT)、双MOSFET产品工作时的启动电压测试(VTH)、双MOSFET产品的栅源极之间的漏电流测试(IGSS)、双MOSFET产品的漏源极之间的漏电流测试(IDSS)、双MOSFET产品工作的导通电阻测试(RDSON)和双MOSFET产品的漏源极之间二极管的正向压降测试(VFSD )等。
[0037]最后，在上述测试机台上利用测试载荷板和用户测试卡对两个SITE的双MOSFET产品同时依次进行上述的各个测试项目，并利用晶体管逻辑电路(TTL通讯)将上述双MOSFET产品的测试信号反馈至测试机台上；在进行上述测试步骤中需要根据测试机台软硬件的配置，通过组的方式实现双SITE双MOSFET产品的并行测试，进而达到提高效率的目的。
[0038]其中，为了避免可能出现有些双MOSFET产品在测RDSON这一项时会出现测试风险，需要通过增加DGS等方法将双MOSFET产品的漏极设置为源参考点(即双MOSFET产品的漏极段与AGND连接)，进而避免上述问题的出现。
[0039]进一步的，通过在DUTCARD上切换继电器的方式，可以实现产品源极漏极与设备源和地之间的切换，以使测试时能灵活应用，满足客户不同的测试要求。
[0040]进一步的，在进行CONT测试项目时，通过在双MOSFET产品的栅极的激励线路端连接一外接电流源(如提供0.1mA电流的外接电流源等)，并将该双MOSFET产品的栅极源级漏极电连接形成一测栅极电压的回路，以进行双MOSFET产品与测试手臂(handler)之间的接触情况测试(CONT)。
[0041]图2为本发明一实施例中进行MOS产品与测试手臂之间的接触情况测试的电路图；如图2所示，上述的将该双MOSFET产品的栅极源级漏极电连接形成一测栅极电压的回路的电路中，双MOSFET产品包括第一 MOS管Ql和第二 MOS管Q2，具体为:
[0042]外接电流源OVI与第一 MOS管Ql栅极G的激励线路端GF (G force)电连接，以提供外接电流；第一 MOS管Ql栅极G的测量线路端GS (G sense)通过第一开关Kl与第一MOS管Ql源级S的激励线路端SF电连接，第一 MOS管Ql源级S的测量线路端SS通过第二开关K2与第二 MOS管Q2栅极G的激励线路端GF电连接，第二 MOS管Q2栅极G的测量线路端GS通过第三开关K3与第二 MOS管Q2源级S的激励线路端SF电连接，第二 MOS管Q2源级S的测量线路端SS通过第四开关K4与第二 MOS管Q2漏极D的激励线路端DF电连接，第二 MOS管Q2漏极D的测量线路端DS与第一 MOS管Ql漏极D的激励线路端DF电连接，第一 MOS管Ql漏极D的测量线路端DS通过第五开关K5接地(AGND)。
[0043]进一步的，上述的第一开关K1、第二开关K2、第三开关K3、第四开关K4和第五开关K5均为双刀双掷的继电器(Rerlay-DTOT)，且上述的各个继电器均是通过其引脚I和引脚4连接在上述的电路中，例如第一开关Kl的引脚4与第一 MOS管栅极Ql的测量线路端GS连接，引脚I与第一 MOS管源级Ql的激励线路端SF连接，而其他继电器的连接方式与第一开关Kl的连接方式相同，在此不再累述。
[0044]图3-5为本发明一实施例中进行多SITE并行测试的电路图；上述的DUTCARD还能实现产品源极漏极与设备源和地之间的切换，以使测试时能灵活应用，满足客户不同的测试要求；如图3-5所示，对一个SITE进行测试的电路包括:
[0045]上述一个SITE包括第一双MOSFET管Ml和第二双MOSFET管M2，且该第一双MOSFET管Ml和第二双MOSFET管M2通过多个继电器(如KC7-10、21、23-35等)构成一个双SITE并行测试的电路；其中，该测试电路中的另一个SITE的电路连接与图3-5所示的电路连接相同，在此不再累述。
[0046]具体的,参见图3-5所示,在进行上述的CONT测试项目时,需要闭合图3中所示的继电器KC7、KC8和KC9 ;在进行VTH测试项目时，则将图4_5中所示的继电器KC2A、KC5A、KC23A、KC24A、KC25A、KC26A、KC27A、KC28A、KC29A 和 KC30A 闭合；在进行 RDSON 测试项目时，则将图 4-5 中所示的继电器 KC23A、KC24A、KC25A、KC27A、KC28A、KC29A、KC30A 和 KC32A闭合，也可以只将继电器KC23A、KC24A、KC25A、KC27A、KC28A、KC29A和KC30A闭合；在进行BVdss (源漏击穿电压)测试项目时，则将图4-5中所示的继电器KC1A、KC4A、KC23A、KC24A、KC25A、KC26A、KC27A、KC28A、KC29A和KC30A闭合；在进行IGSS测试项目时，则将图4-5中所示的继电器 KC3A、KC6A、KC23A、KC24A、KC25A、KC26A、KC27A、KC28A、KC29A 和 KC30A 闭合；在进行IDSS测试项目时，则将图4-5中所示的继电器KC1A、KC4A、KC23A、KC24A、KC25A、KC26A、KC27A、KC28A、KC29A 和 KC30A 闭合。
[0047]进一步的，通过上述的各个继电器的切换，实现对如CONT、RDSON、VTH、IGSS等测试项目的测试。
[0048]综上所述，由于本发明采用了以上技术方案，通过对MOSFET产品进行多SITE并行测试设计，并将MOSFET的漏极作为测试电路的参考地，在保障对MOSFET产品进行常规的测试项目的基础上，还能对MOSFET产品进行产品与测试手臂之间的接触情况的测试，以避免因为接触问题导致测试对产品损坏。
[0049]本发明的保护内容不局限于以上实施例。在不背离发明的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。
【权利要求】
1.一种多SITE并行测试方法，应用于MOSFET产品上，其特征在于，所述方法包括: 提供若干待测MOS产品； 根据所述待测MOS产品的测试参数制备测试载荷板和用户测试卡； 根据测试需求于测试机台上设定测试项目； 在所述测试机台上利用所述测试载荷板和所述用户测试卡对若干所述待测MOS产品同时进行所述测试项目的测试； 其中，进行所述测试项目的测试时MOS产品的漏极与AGND连接。
2.如权利要求1所述的多SITE并行测试方法，其特征在于，所述方法还包括:利用晶体管逻辑电路将所述MOS产品的测试信号反馈至所述测试机台上。
3.如权利要求1所述的多SITE并行测试方法，其特征在于，所述测试项目包括所述MOS产品与测试手臂之间的接触情况测试。
4.如权利要求3所述的多SITE并行测试方法，其特征在于，所述测试项目还包括产品工作时的启动电压测试、栅源极之间的漏电流测试、漏源极之间的漏电流测试、芯片工作的导通电阻测试和漏源极之间二极管的正向压降测试。
5.如权利要求3所述的多SITE并行测试方法，其特征在于，所述方法还包括:通过在所述MOS产品的栅极的激励线路端连接一外接电流源，并将所述MOS产品的栅极源级漏极电连接形成一测栅极电压的回路，以进行所述MOS产品与所述测试手臂之间的接触情况测试。
6.如权利要求5所述的多SITE并行测试方法，其特征在于，所述外接电流源提供0.1mA的电流。
7.如权利要求5所述的多SITE并行测试方法，其特征在于，所述待测MOS产品为双MOSFET 产品。
8.如权利要求7所述的多SITE并行测试方法，其特征在于，所述双MOSFET产品包括第一 MOS管和第二 MOS管； 进行所述MOS产品与所述测试手臂之间的接触情况测试时，其测试电路包括: 所述外接电流源与所述第一 MOS管栅极的激励线路端电连接，所述第一 MOS管栅极的测量线路端与所述第一 MOS管源级的激励线路端电连接，所述第一 MOS管源级的测量线路端与所述第二 MOS管栅极的激励线路端电连接，所述第二 MOS管栅极的测量线路端与所述第二 MOS管源级的激励线路端电连接，所述第二 MOS管源级的测量线路端与所述第二 MOS管漏极的激励线路端电连接，所述第二 MOS管漏极的测量线路端与所述第一 MOS管漏极的激励线路端电连接，所述第一 MOS管漏极的测量线路端接地。
9.如权利要求8所述的多SITE并行测试方法，其特征在于，所述双MOSFET产品还包括第一开关、第二开关、第三开关、第四开关和第五开关； 所述第一 MOS管栅极的测量线路端通过所述第一开关与所述第一 MOS管源级的激励线路端电连接； 所述第一 MOS管源级的测量线路端通过所述第二开关与所述第二 MOS管栅极的激励线路端电连接； 所述第二 MOS管栅极的测量线路端通过所述第三开关与所述第二 MOS管源级的激励线路端电连接； 所述第二MOS管源级的测量线路端通过所述第四开关与所述第二MOS管漏极的激励线路端电连接； 所述第一 MOS管漏极的测量线路端通过所述第五开关接地。
10.如权利要求9所述的多SITE并行测试方法，其特征在于，第一开关、第二开关、第三开关、第四开关和第五开关均为双刀双掷的继电器。
【文档编号】G01R31/26GK104280675SQ201310294841
【公开日】2015年1月14日 申请日期:2013年7月12日 优先权日:2013年7月12日
【发明者】张秀晨 申请人:上海宏测半导体科技有限公司