Ttl信号频率跳变监测系统和方法
【专利摘要】本发明公开了TTL信号频率跳变监测方法，其特征在于：包括如下步骤：对基准时钟进行倍频处理，得到时钟一；将待监测时钟进行分频处理，得到时钟二；用时钟一控制触发器对时钟二分别延时N?ns、2N?ns，得到时钟三、四；将时钟三与时钟四异或处理得到时钟五；使用计数器对时钟一进行计数；当时钟五为高电平时，计数器清零；当时钟五为低电平时，计数器开始计数；当时钟五的上升沿到来时，锁存计数值；将锁存的计数值用时钟五进行延时一个周期，得到数值二；在时钟五的每个上升沿将锁存的计数值与数值二比较，即可得到时钟五的当前周期与上一周期的频率差值，如果该差值大于等于给定值，表征该信号存在跳变1次；可广泛用于通信、雷达和电子对抗中。
【专利说明】TTL信号频率跳变监测系统和方法
【技术领域】
[0001]本发明涉及信号检测【技术领域】，具体涉及TTL信号频率跳变监测系统和方法。
【背景技术】
[0002]随着现代通信、雷达和电子对抗技术的飞速发展，在各种复杂电磁环境下，计数式分频器的计数值可能会存在跳变，因此需要测试器件在复杂电磁环境下跳变的次数总和，计算器件在复杂电磁环境下的可靠性。传统的测试方法一是使用频谱分析仪进行监测，监测到频谱发生变化，即表征分频器的计数值在电磁环境下存在一次跳变。在测试时需要昂贵的仪器和控制软件进行计数；二是使用频率计进行测试，测试时需要累积一段时间的脉冲个数，达不到实时监测的目的。
【发明内容】
[0003]本发明所要解决的问题在于提供TTL信号频率跳变监测系统和方法。
[0004]为了解决上述技术问题，本发明的第一个技术方案是，TTL信号频率跳变监测方法，其特征在于:包括如下步骤:
[0005]第一步:对基准时钟进行倍频处理，得到时钟一；
[0006]第二步:将待监测时钟进行分频处理，得到时钟二 ；用时钟一控制触发器对时钟二分别延时N ns、2N ns，得到时钟三、四；
[0007]第三步:将时钟三与时钟四异或处理得到时钟五；
[0008]第四步:使用计数器对时钟一进行计数；当时钟五为高电平时，计数器清零；当时钟五为低电平时，计数器开始计数；当时钟五的上升沿到来时，锁存计数值；
[0009]第五步:将锁存的计数值用时钟五进行延时一个周期，得到数值二 ；
[0010]第六步:在时钟五的每个上升沿将锁存的计数值与数值二比较，即可得到时钟五的当前周期与上一周期的频率差值，如果该差值大于等于给定值，就进行次数加1，表征该信号存在跳变I次。
[0011]本发明的第二个技术方案是，TTL信号频率跳变监测系统，包括基准时钟发生器、PC机、FPGA ;在FPGA中嵌有CPU和PLL锁相环，组成SOC片上系统；其特征在于:基准时钟发生器产生的基准时钟输入PLL锁相环，PLL锁相环对基准时钟进行倍频处理，得到时钟一输入到FPGA中的可配置逻辑模块；待监测时钟信号输入可配置逻辑模块，可配置逻辑模块对待监测时钟进行分频处理，得到时钟二；并且时钟一控制可配置逻辑模块中的触发器对时钟二分别延时N ns、2N ns，得到时钟三、四；并对时钟三与时钟四异或处理得到时钟五；利用可配置逻辑模块中的计数器对时钟一进行计数；当时钟五为高电平时，计数器清零；当时钟五为低电平时，计数器开始计数；当时钟五的上升沿到来时，锁存计数值；将锁存的计数值用时钟五进行延时一个周期，得到数值二 ；并在时钟五的每个上升沿将锁存的计数值与数值二比较，得到时钟五的当前周期与上一周期的频率差值，如果该差值大于等于给定值，就进行次数加1，表征该信号存在跳变一次；CPU接收PC机控制指令，向PC机发送待监测时钟信号跳变次数的总和。
[0012]本发明利用FPGA的内部PLL资源对外接高精度基准时钟进行倍频，得到高频时钟。再利用高频时钟对待监测的低频时钟进行周期采样，根据奈奎斯特采样定律，采用2倍以上的采样时钟能够真实还原信号。本方案所监测的TTL时钟频率范围为1.562?100M赫兹。采样时钟频率最小为待监测时钟频率的4倍，最大可以达到256倍，最小监测跳变时间为5ns。待监测时钟由SMA接头引入FPGA的全局时钟管脚，用高频时钟采样2拍，实现跨时钟域的同步；利用组合逻辑将信号转变为1.5ns-3.5ns脉宽的脉冲模式，在脉冲的高电平时间清零计数器，低电平时间计数器计数，实现对信号的采样；同步使用待监测时钟上升沿将计数值锁存到两级锁存器中，再对两级锁存器中的数据进行比较，实现对待监测时钟的逐周期比较，从而达到监测时钟跳变的目的。
[0013]本发明所述的TTL信号频率跳变监测系统和方法的有益效果是:本发明具有实时性、低成本的特点，可简单、快捷的实现1.562M?100M赫兹的TTL信号频率跳变检测，能够得到在某段时间内TTL信号频率跳变的累积次数，检测方便，准确；可广泛应用于现代通信、雷达和电子对抗技术中。
【专利附图】
【附图说明】
[0014]图1是本发明所述的TTL信号频率跳变监测系统的原理框图。
[0015]图2是本发明所述的TTL信号频率跳变监测方法的流程图。
[0016]图3是TTL信号频率跳变监测的仿真图。
【具体实施方式】
[0017]参见图1，TTL信号频率跳变监测系统，由基准时钟发生器2、PC机6、FPGA1、MAX2324、串口 5、SDRAM7、EPCS43 构成；在 FPGAl 中嵌有 CPU12 和 PLL 锁相环 13，组成 SOC片上系统，CPU12通过总线与可配置逻辑模块11通讯；基准时钟发生器2可采用50M赫兹高精度温补晶振；基准时钟发生器2产生的基准时钟输入PLL锁相环13，PLL锁相环13对基准时钟进行倍频处理，得到时钟一输入到FPGA中的可配置逻辑模块11 ;在具体实施理中，时钟一为400M赫兹；待监测时钟信号输入可配置逻辑模块11，可配置逻辑模块11对待监测时钟进行二分频处理，得到时钟二 ；并且时钟一控制可配置逻辑模块11中的D触发器对时钟二分别延时N ns、2N ns，得到时钟三、四；其中，N为正数；可取N为1.5、2、2.5、3.5等；N越小，精度越高；利用可配置逻辑模块11对时钟三与时钟四异或处理得到时钟五；利用可配置逻辑模块11中的计数器对时钟一进行计数；当时钟五为高电平时，计数器清零；当时钟五为低电平时，计数器开始计数；当时钟五的上升沿到来时，锁存计数值；并将锁存的计数值用时钟五控制延时一个周期，得到数值二；再在时钟五的每个上升沿将锁存的计数值与数值二比较，得到时钟五的当前周期与上一周期的频率差值，如果该差值大于等于给定值，就进行次数加1，表征该信号存在跳变I次；给定值设为三倍时钟一的周期；CPU12接收PC机6控制指令，向PC机6发送待监测时钟信号跳变次数的总和，实现TTL信号频率跳变监测。
[0018]参见图2，TTL信号频率跳变监测方法，按如下步骤进行:
[0019]第一步:建立TTL信号频率跳变监测系统，该系统包括FPGA1、基准时钟发生器2和PC机6 ;在FPGAl中嵌有CPU12和PLL锁相环13，组成SOC片上系统；FPGA1中的可配置逻辑模块11通过总线与CPU12通讯；
[0020]第二步:利用基准时钟发生器2产生基准时钟，由PLL锁相环13对基准时钟进行倍频处理，得到时钟一；在在具体实施例中，时钟一为400M赫兹；第三步:将待监测时钟输入可配置逻辑模块11进行分频处理，得到时钟二；用时钟一控制可配置逻辑模块11中的触发器对时钟二分别延时N ns、2Nns，得到时钟三、四；其中，N为正数；可取N为1.5、2、2.5、
3.5等；N越小，精度越高；
[0021]第四步:可配置逻辑模块11对时钟三与时钟四异或处理得到时钟五；
[0022]第五步:利用可配置逻辑模块11中的计数器对时钟一进行计数；当时钟五为高电平时，计数器清零；当时钟五为低电平时，计数器开始计数；当时钟五的上升沿到来时，锁存计数值；
[0023]第六步:将锁存的计数值用时钟五控制进行延时一个周期，得到数值二 ；
[0024]第七步:在时钟五的每个上升沿将锁存的计数值与数值二比较，即可得到时钟五的当前周期与上一周期的频率差值，如果该差值大于等于给定值，就进行次数加1，表征该信号存在跳变I次；
[0025]第八步:每间隔设定时间，CPU12将累计的跳变值发送至PC机。
[0026]根据上述原理，可制成单通道/双通道/三通道/四通道TTL信号频率跳变监测系统。
[0027]下面，以双通道TTL信号频率跳变监测方法进行具体说明。
[0028]第一步:建立TTL信号频率跳变监测系统，该系统由FPGA1、基准时钟发生器2、PC机6、MAX232、串口、SDRAM和EPCS4构成；在FPGAl中嵌有CPU12和PLL锁相环13，组成SOC片上系统；FPGA1中的可配置逻辑模块11通过总线与CPU12通讯；
[0029]第二步:利用50M赫兹高精度温补晶振作为基准时钟发生器2输出基准时钟到FPGAl内部的PLL锁相环13，利用PLL锁相环13倍频基准时钟至400M赫兹，得到PLL_REF时钟；
[0030]第三步:将待监测时钟CLKINl、CLKIN2同时输入FPGAl中的可配置逻辑模块11，可配置逻辑模块11分别对待监测时钟做二分频处理，得到时钟CLKIN1_DIV2、CLKIN2_DIV2 ;用PLL_REF时钟控制FPGAl内的D触发器对时钟CLKIN1_DIV2、CLKIN2_DIV2分别延时 2.5ns,5ns ；CLKIN1_DIV2 延时后得到时钟 CLKIN1_DIV2_DELAY1、CLKIN1_DIV2_DELAY2 ；时钟 CLKIN2_DIV2 延时后得到时钟 CLKIN2_DIV2_DELAY1、CLKIN2_DIV2_DELAY2 ;具体控制
程序如下:
[0031]
【权利要求】
1.TTL信号频率跳变监测方法，其特征在于:包括如下步骤 第一步:对基准时钟进行倍频处理，得到时钟一； 第二步:将待监测时钟进行分频处理，得到时钟二 ；用时钟一控制触发器对时钟二分别延时N ns、2N ns，得到时钟三、四； 第三步:将时钟三与时钟四异或处理得到时钟五； 第四步:使用计数器对时钟一进行计数；当时钟五为高电平时，计数器清零；当时钟五为低电平时，计数器开始计数；当时钟五的上升沿到来时，锁存计数值； 第五步:将锁存的计数值用时钟五进行延时一个周期，得到数值二 ； 第六步:在时钟五的每个上升沿将锁存的计数值与数值二比较，即可得到时钟五的当前周期与上一周期的频率差值，如果该差值大于等于给定值，就进行次数加1，表征该信号存在跳变一次。
2.TTL信号频率跳变监测系统，包括FPGA (I)、基准时钟发生器(2)和PC机(6);在FPGA (I)中嵌有CPU (12)和PLL锁相环(13)，组成SOC片上系统；其特征在于:基准时钟发生器(2)产生的基准时钟输入PLL锁相环(13)，PLL锁相环(13)对基准时钟进行倍频处理，得到时钟一输入到FPGA (I)中的可配置逻辑模块(11);待监测时钟信号输入可配置逻辑模块(11)，可配置逻辑模块(11)对待监测时钟进行分频处理，得到时钟二；并且时钟一控制可配置逻辑模块(11)中的触发器对时钟二分别延时N ns、2N ns，得到时钟三、四；并对时钟三与时钟四异或处理得到时钟五；利用可配置逻辑模块(11)中的计数器对时钟一进行计数；当时钟五为高电平时，计数器清零；当时钟五为低电平时，计数器开始计数；当时钟五的上升沿到来时，锁存计数值；将锁存的计数值用时钟五进行延时一个周期，得到数值二；并在时钟五的每个上升沿将锁存的计数值与数值二比较，得到时钟五的当前周期与上一周期的频率差值，如果该差值大于等于给定值，就进行次数加1，表征该信号存在跳变一次；CPU (12)接收PC机(6)控制指令，向PC机(6)发送待监测时钟信号跳变次数的总和。
【文档编号】G01R23/10GK103645379SQ201310513563
【公开日】2014年3月19日 申请日期:2013年10月24日 优先权日:2013年10月24日
【发明者】谭旭璋, 范麟, 万天才, 苏良勇, 陈昆, 王露 申请人:重庆西南集成电路设计有限责任公司