基于fpga的isar成像并行包络对齐方法
【专利摘要】本发明公开了一种基于FPGA并行包络对齐实时实现方法，其实现是：首先对距离向数据做FFT、8倍补零和IFFT处理，若为第一组雷达数据则作为结果输出，否则不输出；其次对数据进行求模、开根号和FFT处理；再判断是否为第一组数据，若是则把数据存入FIFO中，跳至入口处，若不是第一组数据则与前一组已存于FIFO中的数据做复数共轭相乘求出修正函数；用修正函数乘以本组回波数据；最后做IFFT得到本组包络对齐后的结果；同时把本组结果进行求模、开根号和FFT处理后存入FIFO中以便下一组数据利用，重复上述步骤直到所有回波数据处理完成。主要解决了基于FPGA并行实现雷达信号包络对齐的技术问题，推进了ISAR成像高精度、高实时性，方案简单、功耗低、处理速度快。
【专利说明】基于FPGA的ISAR成像并行包络对齐方法
【技术领域】
[0001]本发明属雷达系统的数字信号处理领域，特别涉及利用现场可编程门阵列FPGA实现逆合成孔径雷达ISAR成像并行包络对齐的方法，具体是一种基于FPGA的ISAR成像并行包络对齐方法，用于逆合成孔径雷达ISAR实时成像处理。
【背景技术】
[0002]逆合成孔径雷达ISAR在雷达载体平台不动的情况下，以动目标为基准将雷达视为反向运动。并利用二者之间的相对运动不断发射和接收信号，实现全天候、全天时、远距离的获取非合作目标(如飞机、舰船和导弹等)的精细图像，具有重要的军事和民用价值。由于逆合成孔径雷达成像对象的非合作性，致使其成像合成阵列易受众多因素影响，阵列空间分布也较为复杂，因此其运动补偿必须加以考虑，尤其是平动补偿最为重要。
[0003]包络对齐是逆合成孔径雷达ISAR成像平动补偿的关键技术之一，目前的工程实现中主要采用的是以DSP为核心的实现方法；随着国防科技的发展，对逆合成孔径雷达ISAR成像的精度和实时要求越来越高，而DSP串行处理的特点，处理速度受处理器主频限制，越来越不能满足国防科研实践和发展的需要，同时，DSP硬件系统结构复杂，难于调试，易受外界电磁场及电流噪声影响，导致雷达系统有时候会出现死机现象，使用DSP为核心的实现方法远不能满足现在逆合成孔径雷达ISAR成像的大运算量、高实时、高稳定的要求，对于逆合成孔径雷达ISAR成像急需研究一种新的高实时、高稳定的逆合成孔径雷达ISAR成像并行包络对齐方法以满足更强运算处理能力和更高处理速度的发展趋势。
【发明内容】
[0004]本发明的目的在于针对以上【背景技术】存在的问题和不足，提出一种基于包络对齐方法结构优化的高实时、高稳定、大运算量的基于FPGA的逆合成孔径雷达ISAR成像并行包络对齐方法。
[0005]本发明是一种基于FPGA的ISAR成像并行包络对齐方法，包络对齐实现方法固化在FPGA芯片中，雷达天线接收到雷达回波信号后传给FPGA输入端，包络对齐方法的实现包括如下步骤:
[0006]步骤I设置逆合成孔径雷达ISAR成像并行包络对齐方法一次总共处理N组数据，N根据存储器大小确定；设置雷达回波信号接收组数变量n，接收组数即是处理组数，变量η的初始值为0，变量η有效变化范围是:1?N，每接收到一组雷达回波数据变量η的值加I。
[0007]步骤2雷达天线接收到距离向雷达回波信号，变量η加I，雷达回波信号数据经过前端处理后，利用FPGA中的并行傅里叶变换IP核做距离向傅里叶变换FFT得到本组频域数据，然后在该频域数据后面补零至原来数据的8倍长度，再做距离向傅里叶逆变换IFFT，得到雷达回波信号数据的8倍插值处理后的数据S1 (t)，实现雷达回波信号数据的8倍插值处理。
[0008]步骤3对上述步骤中的8倍插值处理后的数据S1 (t)通过FPGA中的并行乘法器、加法器和开平方核依次求模、开根号，利用FPGA中的并行傅里叶变换IP核做傅里叶变换FFT处理得到本组距离向平滑的雷达频域回波信号记作S1 (f);同时判断8倍插值处理后的数据S1U)是否为第I组雷达回波数据，如果是即n=l则把8倍插值处理后的数据S1U)作为第一组结果直接输出，作为后端处理的数据基础；否则不输出。
[0009]步骤4对步骤3所得到的本组数据S1 (f)进行判断，如果步骤3所得到的本组距离向平滑的雷达频域回波信号S1 (f)是第I组雷达回波数据即n=l，则把该雷达频域回波信号S1 (f)存于FPGA中的FIFO存储器中，跳至步骤2入口，等待雷达天线接收下一组雷达回波信号并继续执行步骤2。
[0010]步骤5如果步骤3所得到的本组雷达频域回波信号S1 (f)不是第I组雷达回波数据即η不等于1，则把本组雷达频域回波信号S1 (f)与上一组已存于FIFO中的数据作复数共轭点乘，再利用FPGA中的并行逆傅里叶变换核做傅里叶逆变换IFFT得到本组雷达回波信号的自相关函数R (t)。
[0011]步骤6将本组雷达回波信号的自相关函数R(t)求模得到自相关函数模函数R1 (t)，然后对该模函数R1 (t)做fftshift处理得到处理后的自相关函数R2 (t)，取出处理后的自相关函数R2 (t)的最大值以及最大值的前后两个相邻值和最大值的位置序号，在FPGA中进行并行运算得到本组修正函数H (f)。
[0012]步骤7用上述求得的本组修正函数H(f)补偿步骤3所得数据即本组雷达频域回波信号数据S1 (f)，得到本组频域中修正时延的雷达回波数据S2 (f)，对本组频域中修正时延的雷达回波数据S2 (f)利用FPGA中的并行傅里叶逆变换做傅里叶逆变换IFFT得到本组包络对齐处理后的数据S2 (t)，然后作为本组结果输出。步骤2?7完成第二组雷达回波数据的包络对齐，第二组雷达回波数据的包络对齐是相对于第一组雷达回波信号的对齐；第三组到第N组雷达回波数据处理步骤与第二组相同即步骤2?7。
[0013]步骤8如果步骤7中本组包络对齐后的数据S2 (t)不是最后一组雷达回波数据即变量η不等于N，则将本组包络对齐后的数据S2⑴利用FPGA中的乘法器、加法器和开平方核求模、开根号，利用FPGA中的并行傅里叶变换核做傅里叶变换FFT处理后存入FIFO中以便与相邻的下一组回波数据作相关处理，跳至步骤2继续处理。
[0014]步骤9如果步骤7中本组包络对齐后的数据S2 (t)是最后一组雷达回波数据即变量n=N，则算法处理结束，完成N组数据的逆合成孔径雷达ISAR成像并行包络对齐。
[0015]雷达信号实时处理系统工作中，雷达天线不断接收雷达回波信号，所以几秒钟的时间就能接收到大量的回波数据，要对如此大量的回波信号及时进行处理，必须要求具有强大处理能力的处理芯片才能满足要求，虽然现在雷达系统应用DSP实现了对雷达回波信号的处理，但是目前的DSP系统处理能力有限，主要体现在处理速度不够高、处理运算量不够大，限制了逆合成孔径雷达ISAR成像系统性能的提高。
[0016]本发明采用相关法基于FPGA芯片实现逆合成孔径雷达ISAR成像并行包络对齐处理。本发明结合充分发挥FPGA高并行处理能力优势并结合FPGA本身资源和结构的特点，对逆合成孔径雷达ISAR成像并行包络对齐方法的实现结构进行了优化和改进。比如:本发明中所求得的平滑频域雷达回波信号S1 (f)同时平滑和降低信号与噪声频谱的幅度，噪声频谱幅度远小于信号幅度，因此通过平滑处理可以减小噪声对雷达信号的干扰；步骤6中对模函数R1 (t)做fftshift处理利用前半部分和后半部分信号的对称性，通过加上或减去f，其中K为信号长度,巧妙实现了 fftshift处理,不用真正将数据做fftshift处理简化
了运算操作，节约了运算时间；本发明中的修正函数H(f)在频域实现了对雷达信号的包络对齐，使包络对齐处理实现更加快捷。降低整个系统设计复杂度，提高系统稳定性，减少系统功耗，实现包络对齐处理的高实时、高精度要求。
[0017]本发明的实现还在于:步骤3中的求模、开根号，其中求模公式如下:
[0018]y]a2 -^h2
[0019]式中，a表示原始复数数据的实部，b表示原始复数数据的虚部。
[0020]本发明通过复数求模公式的数学公式展开式，把复数求模运算转化为2个实数乘、I个实数加和I个实数开平方运算，使复数运算简化为实数运算；复数求模运算的工程实现是通过调用FPGA中的并行乘法器IP核、加法器IP核和开平方IP核来实现，用2个实数乘法器核、一个实数加法器核和一个实数开平方核并行处理使复数求模运算快捷、方便。本发明通过IP核硬件实现复数求模相对于传统DSP通过软件指令实现的复数求模更加快速、稳定、高效、便捷。
[0021]本发明的实现还在于:步骤5中的复数共轭点乘，复数共轭点乘表达式如下:
[0022](a+b*j)*(x_y*j) = (ax+by)+(bx_ay)*j
[0023]式中，a表示复数I的实部，b表示复数I的虚部；
[0024]X表示复数2的实部，y表示复数2的虚部。
[0025]本发明通过复数共`轭点乘的数学公式展开式，把复数乘法转化为4个实数乘和2个实数加；复数共轭点乘的工程实现可以通过调用FPGA中的并行乘法器IP核和加法器IP核来实现的，用4个乘法器核和2个加法器核并行处理复数乘运算使复数乘的工程实现更加快速、稳定、高效、便捷。
[0026]本发明的实现还在于:步骤6中对模函数R1 (t)做fftshift处理得到处理后的自相关函数民(0的过程是将模函数R1U)的前半部分和后半部分对换。
[0027]如果直接对数据做fftshift处理既费时间又费资源，事实上，做fftshift处理只是为了求出前半部分和后半部分对换后最大值的新的位置序号，而不用真正将数据作fftshift 处理。
[0028]基于以上思路，假设自相关函数模函数R1 (t)长度为K点，求得自相关函数R1 (t)的最大值位置序号为k，如果k在前半部分即k < f则把k加上*，若k在后半部分即k>$
则把k减去*，即可得到fftshift处理后自相关函数R2 (t)的最大值的位置序号k。
[0029]本发明的实现还在于:步骤6中的修正函数H(f)的运算如下:
[0030]H(f) = exp(_j*2*pi*Vec_M/M*mopt)
[0031]其中，Pi为圆周率，Vec_M= [O:M_1]，M为距离向数据点数；
[0032]mopt为修正参数，计算如下:
[0033]mopt = maxm+xstar-M*4-l
[0034]其中，maxm为步骤6中fftshift处理后的自相关函数R2 (t)最大值的位置序号，设最大值为f2,最大值的前后两个相邻值分别为:fl和f3，则xstar为:
[0035]xstar = -fb/ (2*fa)
[0036]其中，fa= (fl+f3-2*f2)/2, fb = (f3-fl)/2
[0037]从而得到频域中的修正函数H (f)。
[0038]本发明利用修正函数实现了相邻雷达信号回波之间的包络对齐，通过最大值以及最大值前后俩个相邻值求出修正函数的方法简单易行，提高了算法的稳定性。
[0039]与现有技术相比本发明具有以下优点:
[0040]第一，本发明采用FPGA作为核心并行处理芯片，FPGA芯片内部拥有丰富的资源，比如:算术运算单元、傅里叶变换FFT/IFFT核和数字信号处理DSP单元等；且FPGA并行处理度高，因此信号处理速度快。
[0041]第二，本发明充分利用了 FPGA的高并行处理能力，并结合数据流水操作的特点对包络对齐算法的实现结构进行了优化设计，节省了芯片内部资源，使包络对齐算法处理速度提高到原来的2.6倍，包络对齐误差精度达到了千分之一，做到了高实时、高精度、高稳定要求，节省了系统资源，降低了系统功耗，为系统小型化、轻型化设计提供了良好的基础。
【专利附图】
【附图说明】
[0042]图1是本发明的总流程框图；
[0043]图2是本发明进行复数相乘模块流程图；
[0044]图3是本发明进行频域修正中三角函数查表映射关系图；
[0045]图4是本发明包络对齐处理结果和matlab仿真结果对比图,其中图4 (a)为FPGA成像处理结果图，图4 (b)为matlab成像处理结果；
[0046]图5是逆合成孔径雷达成像ISAR算法流程图。
【具体实施方式】:
[0047]下面结合附图对本发明做进一步的描述。
[0048]实施例1:
[0049]本发明是一种基于FPGA的ISAR成像并行包络对齐方法，参见图5，逆合成孔径雷达ISAR成像过程需要接收前端数据即雷达天线接收到的信号经过数字下变频处理后的数据，接着进行包络对齐处理，然后进行方位自聚焦处理，最后进行方位向傅里叶变换FFT处理得到成像结果。本发明是完成其中的包络对齐处理。目前的工程应用中大多数系统采用的是以DSP芯片为核心的实现方法，由于DSP处理器是通过串行方式实现对指令的处理，并且每条指令处理的速度与DSP处理器的主频有关，所以整个系统的处理速度受主频限制；同时DSP硬件系统结构比较复杂难于调试，易受外界电磁场及电流噪声影响，所以系统稳定性相对较差。随着微电子工艺及数字信号处理技术的蓬勃发展，基于并行处理方式的高性能新型器件相继涌现；本发明与时俱进，充分利用新型器件FPGA处理器进行开拓和实验用于实现逆合成孔径雷达ISAR成像包络对齐方法。
[0050]基于FPGA实现的逆合成孔径雷达ISAR成像关键技术之一的包络对齐实时处理。
[0051]本发明实现逆合成孔径雷达ISAR成像并行包络对齐方法固化在FPGA芯片中，雷达天线接收到雷达回波信号后传给FPGA输入端，参见图1，包络对齐方法的实现包括如下步骤:
[0052]步骤I设置逆合成孔径雷达ISAR成像并行包络对齐方法一次运行总共处理N组数据，N根据存储器大小确定，存储器为FPGA芯片外接的存储器件。设置雷达回波信号接收组数变量n，接收组数即是处理组数，变量η的初始值为0，变量η有效变化范围是:1?N，每接收到一组雷达回波数据变量η的值加I。
[0053]步骤2雷达天线接收到距离向雷达回波信号，变量η加I，雷达回波信号数据经过前端处理后，利用FPGA中的并行傅里叶变换IP核做距离向傅里叶变换FFT得到本组频域数据，然后在该频域数据后面补零至原来数据的8倍长度，再做距离向傅里叶逆变换IFFT，得到雷达回波信号数据的8倍插值处理后的数据S1 (t)，实现雷达回波信号数据的8倍插值处理。
[0054]步骤3对上述步骤中8倍插值处理后的数据通过FPGA中的并行乘法器、加法器和开平方核依次求模、开根号，利用FPGA中的并行傅里叶变换IP核做傅里叶变换FFT处理得到本组距离向平滑的雷达频域回波信号记作S1 (f);同时判断8倍插值处理后的数据S1U)是否为第I组雷达回波数据，如果是第I组雷达回波数据即n=l，则把8倍插值处理后的数据&(0作为第一组结果直接输出，作为后端雷达处理的数据基础。否则即8倍插值处理后的数据SJt)不是第I组雷达回波数据，则不输出，此处数据不做任何处理。
[0055]步骤4对步骤3所得到的本组数据S1 (f)进行判断，如果步骤3所得到的本组距离向平滑的雷达频域回波信号S1 (f)是第I组雷达回波数据即n=l，则把该雷达频域回波信号S1 (f)存于FPGA中的FIFO存储器中，跳至步骤2入口，等待雷达天线接收下一组雷达回波信号并继续执行步骤2。
[0056]步骤5如果步骤3所得到的本组雷达频域回波信号S1 (f)不是第I组雷达回波数据即η不等于1，则把本组雷达频域回波信号S1 (f)与上一组已存于FIFO中的数据作复数共轭点乘，再利用FPGA中的并行逆傅里叶变换核做傅里叶逆变换IFFT得到本组雷达回波信号的自相关函数R (t)。
[0057]步骤6将本组雷达回波信号的自相关函数R(t)求模得到自相关函数模函数R1 (t)，然后对该模函数R1 (t)做fftshift处理得到处理后的自相关函数R2 (t)，取出处理后的自相关函数R2 (t)的最大值以及最大值的前后两个相邻值和最大值的位置序号，在FPGA中进行并行运算得到本组修正函数H (f)。
[0058]其中，fftshift处理,如果直接对数据做fftshift处理既费时间又费资源,事实上，做fftshift处理只是为了求出前半部分和后半部分对换后最大值的新的位置序号，而不用真正将数据作fftshift处理。
[0059]基于以上思路，假设自相关函数模函数R1⑴长度为K点，求得自相关函数R1⑴
的最大值位置序号为k，如果k在前半部分即则把k加上#，若k在后半部分即&
2 2 2
则把k减去*，即可得到fftshift处理后自相关函数R2 (t)的最大值的位置序号k。
[0060]步骤7用上述求得的本组修正函数H(f)补偿步骤3所得数据即本组雷达频域回波信号数据S1 (f)，得到本组频域中修正时延的雷达回波数据S2 (f)，对本组频域中修正时延的雷达回波数据S2 (f)利用FPGA中的并行傅里叶逆变换做傅里叶逆变换IFFT得到本组包络对齐处理后的数据S2 (t)，然后作为本组结果输出。
[0061]步骤8如果步骤7中本组包络对齐后的数据S2 (t)不是最后一组雷达回波数据即变量η不等于N，则将本组包络对齐后的数据S2⑴利用FPGA中的并行乘法器、加法器和开平方核求模、开根号，利用FPGA中的并行傅里叶变换核做傅里叶变换FFT处理后存入FIFO中以便与相邻的下一组回波数据作相关处理，跳至步骤2继续处理。
[0062]步骤9如果步骤7中本组包络对齐后的数据S2 (t)是最后一组雷达回波数据即变量n=N，则算法处理结束，完成一次N组数据的逆合成孔径雷达ISAR成像包络对齐。
[0063]以上步骤是完成一次包络对齐处理；如果要进行下一次逆合成孔径雷达ISAR成像包络对齐处理，只需重复步骤I?9进行雷达成像处理中的包络对齐，为后续的方位自聚焦提供数据基础。本发明的一次包络对齐处理步骤I?9固化在FPGA芯片内部，一次处理完成后，在下一次处理时，如果所处理的数据组数N有改变需要重新设置N的值，如果所处理的数据组数N没有改变，则N保持不变，不论N值是否变化，开始时均需按步骤I重新设置雷达回波信号接收组数变量η的初始值为O。本发明能很好满足工程实现中高实时、高稳定和大运算量的要求。
[0064]以比较经典的TS201DSP为例，实现数字信号处理中最关键的技术傅里叶变换FFT时4096点需要耗时151.9us ;本发明所使用的FPGA在工作频率为250MHz时实现4096点傅里叶变换FFT仅需要耗时57.83us ;可见本发明用FPGA实现速度约为DSP实现的2.6倍，大大缩短了算法处理的时间。
[0065]本发明所使用的核心处理芯片FPGA内部集成了丰富的并行数字信号处理IP核，IP核具有运行速度快、性能稳定、功耗低、使用便捷和调试简单等优点，并且利用FPGA硬件实现的特点能够让多个IP核并行运算，大大加速了 FPGA并行处理算法的速度，特别适合实时要求高、算法运算量大的场合。
[0066]实施例2:
[0067]基于FPGA的ISAR成像并行包络对齐方法同实施例1。
[0068]步骤一.雷达天线接收回波信号经过AD采样，送入FPGA做8倍插值处理。
[0069]1.1)将AD采样后的雷达信号送入FPGA中，经过前端处理得到复数信号；包络对齐的精度要求达到1/8个距离分辨单元，所以需要做8倍插值处理。
[0070]1.2)利用FPGA的IP核生成的并行傅里叶变换FFT核，对上述所得数据做傅里叶变换FFT处理，然后在结果后面补零至8倍长度。
[0071]1.3)再利用IP核生成的并行傅里叶逆变换IFFT核，对上述补零后数据做傅里叶逆变换IFFT处理。
[0072]步骤二.求雷达回波的频域信号。
[0073]2.1)利用FPGA中IP核生成的并行乘法器LPM_MULT核、加法器LPM_ADD_SUB核和开平方ALTSQRT核实现求模公式:Va2 +b1。
[0074]2.2)利用FPGA中IP核生成的并行开平方ALTSQRT核实现开平方处理。
[0075]2.3)最后利用FPGA中IP核生成的并行傅里叶变换FFT核，对上述数据做傅里叶逆变换IFFT处理，得到频域信号。
[0076]步骤三.通过相关函数求修正参数。
[0077]3.1)参考图2并利用FPGA中IP核生成的并行乘法器LPM_MULT核和并行加法器LPM_ADD_SUB核实现复数的共轭相乘。
[0078]3.2)再利用IP核生成的并行傅里叶逆变换IFFT核，对上述相乘结果做IFFT处理得到相关函数；
[0079]3.3)将上述相关函数做fftshift处理，并用步骤2.1)的方法求模。
[0080]3.4)求出上述结果中最大值、最大值前后两个相邻值和最大值位置序号，求得修正参数。
[0081]步骤四.求修正函数。
[0082]本发明中修正函数H(f)表达式为形如:e〃的指数函数，而指数函数可以通过欧拉公式即e.30 = cos Θ+j*sin Θ变为三角函数组成的复数信号，因此修正函数H(f)的计算转化和落实到三角函数的计算。
[0083]参照图3，本步骤的三角函数具体实现如下:
[0084]4.1)首先，把三角函数量化成16bit*16384点，也就是三角函数的位宽量化为16bit，在O — 2ji范围内均匀等分为16384份，用matlab生成三角函数值的量化数据，用此数据转化为ROM可读的.coe文件，存储在ROM内得到一个表。
[0085]4.2) ROM的地址为O — 16383，所以需要把三角函数中的2 ft。映射到这个地址范围内，截取O — 2 π范围内2 π ft(l的值就可以查上表，为了方便运算去掉了常数2 π，由于是线性操作不会影响到映射关系，经过简化后的就可限定在O — I的范围。
[0086]4.3) 为了和地址映射需要对扩位操作，16384 = 214，因此需要扩大14位；这样和ROM表地址就一一对应起来，函数映射关系如图3。
[0087]步骤五.用修正函数补偿频域回波数据。
[0088]5.1)将修正函数与步骤2求得频域回波数据，用步骤3.1)中的方法求得频域修正结果;
[0089]5.2)将上述结果用IP核生成的并行傅里叶逆变换IFFT核，求出时域的包络对齐后的数据，从而完成整个包络对齐算法处理。
[0090]本发明充分利用FPGA中自带的IP核进行算法的并行处理相对于传统的DSP软件指令串行处理方式有着更快速、更稳定、更高效的特点；本发明节省了系统资源，降低了系统功耗，为系统小型化、轻型化设计提供了良好的基础。
[0091]实施例3:
[0092]基于FPGA的ISAR成像并行包络对齐方法同实施例1_2。
[0093]本发明的步骤5中需要把本组雷达频域回波信号S1 (f)与上一组已存于FIFO中的数据作复数共轭点乘，其中的复数共轭点乘，复数共轭点乘采用如下表达式，
[0094](a+b*j)*(x_y*j) = (ax+by)+(bx_ay)*j
[0095]式中，a表示复数(a+b*j)的实部，b表示复数(a+b*j)的虚部；x表示复数(x+y*j)的实部，y表示复数(x+y*j)的虚部；参见图2,在图2中复数(a+b*j)的实部即real (A),复数(a+b*j)的虚部即imag(A);复数(x+y*j)的实部即real (B),复数(x+y*j)的虚部即imag(B)。
[0096]具体实现中，首先调用FPGA中的并行乘法器IP核实现:real (A) Xreal (B)和imag (A) X imag (B),然后调用FPGA中的并行加法器IP核实现:real (A) Xreal⑶+imag(A) Ximag(B)即可得到复数共轭点乘的实部结果；同样，调用FPGA中的并行乘法器IP核实现imag⑷X real⑶和real⑷X imag⑶，再调用FPGA中的并行加法器IP核实现imag⑷Xreal (B)-real (A) X imag (B)即得到复数共轭点乘的虚部结果；从而得到复数共轭点乘的复数结果输出。
[0097]本发明根据包络对齐算法的特点并结合FPGA拥有的资源和硬件并行处理的特性对包络对齐算法进行了结构优化，充分利用了 FPGA内部资源，提高了 FPGA并行处理雷达数字信号的速度；例如TS201DSP处理一个复数乘法需要4.6ns的时间，而FPGA用两个模块并行流水线处理时只需要2ns，可见，本发明利用FPGA处理速度是DSP的2.3倍，当FPGA使用2个以上并行模块时处理时间更少处理速度更快。
[0098]实施例4:
[0099]基于FPGA的ISAR成像并行包络对齐方法同实施例1_3。
[0100]步骤7中用本组修正函数H(f)补偿本组雷达频域回波信号数据S1 (f)是通过指数函数相乘实现的，而指数函数可以通过欧拉公式即ej0 = cos Θ +j*sin Θ变为三角函数组成的复数信号，修正函数H(f)的计算转化和落实到三角函数的计算，因此本发明利用查表法实现三角函数的计算，使得雷达图像的信号处理过程简单易行、快速高效。利用实施例3中的复数点乘方法即可实现修正函数H(f)补偿本组雷达频域回波信号数据S1 (f)。三角函数的工程实现参见图3如下:
[0101]首先，把一个周期内即O — 2 31范围内的三角函数量化成16bit*16384点，也就是把三角函数值的位宽量化为16bit，在一个周期范围内均匀等分为16384份，则每份为 2* /16384，所以 16384 个三角函数值为:sin/cos (2* π *0/16384)、sin/cos (2* *1/16384)、sin/cos (2* *2/16384)...sin/cos (2* *16383/16384);又因为16384 = 214即16384点需要14位二进制数来表示，则上面16384个三角函数值的序号对应为:00000000000000,00000000000001,00000000000010- 11111111111111 表示十进制数的0、1、2...16383。然后把上述16384个三角函数值按顺序存储在ROM存储器内，上述三角函数值序号即可作为ROM存储器的查询地址。于是求欧拉公式:&_01 = cos Θ l+j*sin Θ I就可以通过先把Θ I化简到一个周期内即0 — 2 π范围内再乘以16384/(2*π)因子得到Θ I对应序号，再把该序号作为ROM表的地址即可查得该Θ I的三角函数值sin/cos ( Θ I)。
[0102]相对于DSP中的软件实现方法，本发明中用查表法实现三角函数的计算，计算过程更简捷、快速，而逆合成孔径雷达ISAR成像并行包络对齐处理中会大量运用到三角函数的计算；同时，本发明的方法充分利用FPGA自带的丰富的ROM存储器资源，提高了 FPGA芯片的资源利用率；因此本发明的方法能很好的满足逆合成孔径雷达ISAR成像并行包络对齐处理高速、大运算量的要求；。
[0103]实施例5:
[0104]基于FPGA的ISAR成像并行包络对齐方法同实施例1_4。
[0105]本发明的结果可以通过以下仿真测试进一步说明:
[0106]1.仿真内容
[0107]1.1)参照图5的系统技术方案总流程来实现逆合成孔径雷达ISAR成像处理，其中包络对齐模块用本发明的方法在FPGA中并行实现，并用商用软件Quartus II对FPGA结果做功能仿真；其中，输入数据是经过商用软件MATLAB前期量化处理过的数据，输入数据矩阵大小是4096X512，剩下部分算法处理任在商用软件MATLAB中实现，最终结果如图4(a)，图4 (a)为FPGA成像处理结果图，也是本发明的ISAR成像处理结果图。
[0108]1.2)参照图5的系统技术方案总流程来实现逆合成孔径雷达ISAR成像处理，全部用商用软件MATLAB做处理,最终处理结果如图4(b),图4 (b)为matlab成像处理结果,该图是理论上准确的成像图。
[0109]从图4(a)和图4(b)对比可以看出，本发明的逆合成孔径雷达ISAR成像中包络对齐部分用FPGA并行实现得到的处理结果与全部用MATLAB实现的结果在强点方面均有体现，强点即两个ISAR图像中中央偏下的黑点部分，强点的大小和位置在两个图像中基本一致，相对偏差很小；同时，图像的大致轮廓也很相似，说明本发明通过FPGA实现的并行包络对齐给出的信号能准确对目标成像和定位、跟踪。所以本发明满足精度要求。本发明通过基于FPGA芯片的雷达信号并行包络对齐的工程应用实现，取得良好效果。
[0110]综上，本发明公开了一种基于FPGA的并行包络对齐实时实现方法，其实现是:首先对距离向数据做FFT、8倍补零和IFFT处理，若为第一组雷达数据则作为结果输出，否则不输出；其次对数据进行求模、开根号和FFT处理；再判断是否为第一组数据，若是则把数据存入FIFO中，跳至入口处，若不是第一组数据则与前一组已存于FIFO中的数据做复数共轭相乘求出修正函数；用修正函数乘以本组回波数据；最后做IFFT得到本组包络对齐后的结果；同时把本组结果进行求模、开根号和FFT处理后存入FIFO中以便下一组数据利用，重复上述步骤直到所有回波数据处理完成。主要解决了基于FPGA并行实现雷达信号包络对齐的技术问题，推进了 ISAR成像高精度、高实时性，方案简单、功耗低、处理速度快。
【权利要求】
1.一种基于FPGA的ISAR成像并行包络对齐方法，其特征在于:包络对齐实现方法固化在FPGA芯片中，雷达天线接收到雷达回波信号后传给FPGA输入端，包络对齐方法的实现包括如下步骤: 步骤I设置逆合成孔径雷达ISAR成像包络对齐方法一次运行总共处理N组数据，设置雷达回波信号接收组数变量n，变量η的初始值为O，变量η有效变化范围是:I~N，每接收到一组雷达回波数据变量η的值加I ; 步骤2雷达天线接收到距离向雷达回波信号传给FPGA输入端，变量η加I，雷达回波信号数据经过前端处理后，利用FPGA中的并行傅里叶变换IP核做傅里叶变换FFT得到本组频域数据，然后在该频域数据后面补零至原来数据的8倍长度，再做傅里叶逆变换IFFT，得到雷达回波信号数据的8倍插值处理后的数据S1U)； 步骤3对8倍插值处理后的数据S1 (t)通过FPGA中的并行乘法器、加法器和开平方核依次求模、开根号，利用FPGA中的并行傅里叶变换IP核做傅里叶变换FFT处理得到本组距离向平滑的雷达频域回波信号记作S1 (f);同时判断8倍插值处理后的数据S1U)是否为第I组雷达回波数据，如果是第I组雷达回波数据，则把8倍插值处理后的数据S1U)作为第一组结果直接输出，否则不输出； 步骤4对步骤3所得到的本组数据S1 (f)进行判断，如果步骤3所得到的本组距离向平滑的雷达频域回波信号S1 (f)是第I组雷达回波数据即n=l，则把该雷达频域回波信号51(f)存于FPGA中的FIFO存储器中，跳至步骤2入口，等待雷达天线接收下一组雷达回波信号并继续执行步骤2 ； 步骤5如果步骤3所得到的本组雷达频域回波信号S1 (f)不是第I组雷达回波数据即η不等于1，则把本组雷达频域回波信号S1 (f)与上一组已存于FIFO中的数据作复数共轭点乘，再利用FPGA中的并行逆傅里叶变换核做傅里叶逆变换IFFT得到本组雷达回波信号的自相关函数R (t)； 步骤6将本组雷达回波信号的自相关函数R(t)求模得到自相关函数模函数R1 (t)，然后对该模函数R1U)做fftshift处理得到处理后的自相关函数R2 (t)，取出处理后的自相关函数R2 (t)的最大值以及最大值的前后两个相邻值和最大值的位置序号，在FPGA中进行并行运算得到本组修正函数H (f)； 步骤7用本组修正函数H(f)补偿步骤3所得数据即本组雷达频域回波信号数据S1 (f)，得到本组频域中修正时延的雷达回波数据S2(f)，对本组频域中修正时延的雷达回波数据52(f)利用FPGA中的并行傅里叶逆变换做傅里叶逆变换IFFT得到本组包络对齐处理后的数据S2 (t)，然后作为本组结果输出； 步骤8如果步骤7中本组包络对齐后的数据S2 (t)不是最后一组雷达回波数据即变量η不等于N，则将本组包络对齐后的数据S2 (t)利用FPGA中的乘法器、加法器和开平方核求模、开根号，利用FPGA中的并行傅里叶变换核做傅里叶变换FFT处理后存入FIFO中以便与相邻的下一组回波数据作相关处理，跳至步骤2继续处理； 步骤9如果步骤7中本组包络对齐后的数据S2 (t)是最后一组雷达回波数据即变量n=N,则算法处理结束，完成一次N组数据的逆合成孔径雷达ISAR成像并行包络对齐。
2.根据权利要求1所述的基于FPGA的ISAR成像并行包络对齐方法，其特征在于所述步骤3中的求模、开根号，求模公式如下:yja2+b" 其中，a表示原始复数数据的实部，b表示原始复数数据的虚部。
3.根据权利要求2所述的基于FPGA的ISAR成像并行包络对齐方法，其特征在于所述步骤5中的复数共轭点乘，是通过调用FPGA中的并行IP核即乘法器核和加法器核来实现的，复数共轭点乘表达式如下:
(a+b*j)*(x_y*j) = (ax+by) + (bx-ay) * j
其中，a表示复数I的实部，b表示复数I的虚部； X表示复数2的实部，y表示复数2的虚部。
4.根据权利要求3所述的基于FPGA的ISAR成像并行包络对齐方法，其特征在于:步骤6中所述的对模函数R1 (t)做fftshift处理得到处理后的自相关函数民(0的过程是将模函数R1 (t)的前半部分和后半部分对换。
5.根据权利要求4所述的基于FPGA的ISAR成像并行包络对齐方法，其特征在于步骤.6中所述的修正函数H(f)的运算如下: H(f) = exp(_j*2*pi*Vec_M/M*mopt) 其中，Pi为圆周率，Vec_M = [0:M-1]，M为距离向数据点数； mopt为修正参数,计算如下: mopt = maxm+xstar-M*4_l 其中，maxm为步骤6中fftshift处理后的自相关函数R2 (t)最大值的位置序号,设最大值为f2，最大值的前后两个相邻值分别为:Π和f3，则xstar为:xstar = -fb/ (2*fa) 其中，fa = (fl+f3-2*f2)/2, fb = (f3-fl)/2 得到频域中的修正函数H(f)。
【文档编号】G01S7/41GK103728616SQ201410013053
【公开日】2014年4月16日 申请日期:2014年1月10日 优先权日:2014年1月10日
【发明者】李亚超, 何振, 全英汇, 邢孟道, 胡桂彬 申请人:西安电子科技大学