用于dc-dc转换器的调节修正信号产生电路的制作方法
【专利摘要】本发明公开了一种用于DC-DC转换器的调节修正信号产生电路，主要解决现有转换器投片封装前进行指标调节修正所引起的二次偏差问题。该调节修正信号产生电路包括序列产生单元(1)，计数器(2)，4-16译码器(3)，调节修正单元(4)和电流偏置单元(5)；序列产生单元产生与芯片外所施加信号脉冲个数一致的时钟信号；计数器对该时钟信号计数，得到四位二进制编码，输出给译码器进行译码，为调节修正单元提供使能信号，同时由电流偏置单元为调节修正单元提供偏置电流，使熔丝熔断，得到调节修正信号，输出至外部电路进行指标修正。本发明的调节功能可在芯片封装后完成，避免了因封装过程造成的二次指标偏差，可用于模拟集成电路。
【专利说明】 用于DC-DC转换器的调节修正信号产生电路
【技术领域】
[0001]本发明属于电子电路【技术领域】，涉及模拟集成电路，特别是用于DC-DC转换器的调节修正信号产生电路。
【背景技术】
[0002]随着便携式多媒体播放器、导航设备、平板电脑等数字产品的普及，电源管理芯片得到了迅猛的发展。DC-DC由于其具有带载能力强、效率高的优点被广泛地应用于采用锂离子电池供电的场合。随着DC-DC设计的复杂程度越来越高，同时也受工艺水平的影响，一次投片成功的可能性也越来越小。为了最大程度地节约成本，人们希望能够在投片后方便地测量相关的重要技术指标，并能进行调节修正。
[0003]图1显示了现有DC-DC转换器的系统框图，该DC-DC转换器由带隙电压基准VREF、偏置电流源IBIAS、误差放大器、PWM比较器、逻辑驱动、振荡器、斜坡补偿、主开关管、同步续流管、反馈电阻RA、反馈电阻RB和引脚FB、EN、VIN、LX、GND组成，其中带隙电压基准VREF、偏置电流源IBIAS等模拟电路由于制造工艺的偏差，在投片后需要进行微调，以满足指标要求。
[0004]集成电路中常采用烧断电流熔丝的方式来进行指标微调。图2给出了传统方法采用的电流熔丝调节单元的电路原理图。通过将熔丝FUSE通入大电流烧断，来改变接入K、L两点间电阻的阻值大小，从而对电路指标进行调节。
[0005]传统的电流熔丝微调方法由于需在熔丝两端接入探针，因而在引入大电流进行烧断处理时，将受限于烧录设备的性能，同时较高的电流也有可能对烧录设备产生意外的损害，造成不必要的损失，且维护成本较高；同时由于在进行微调过程中，探针触点间距较小，探针很容易碰到一起而引起短路。此外由于传统调节修正方法一般是在芯片封装前完成，在封装后由于封装材料、封装工艺等的影响，会造成带隙基准电压、基准电流等指标的二次偏差。
【发明内容】
[0006]本发明的目的在于针对上述已有技术的不足，提出一种用于DC-DC转换器的调节修正信号产生电路，以避免芯片封装时造成带隙基准电压和基准电流指标的二次偏差，提高成品率。
[0007]实现本发明目的的技术思路是，在带隙基准电压和基准电流模块中，将一个开关管与调节电阻进行并联，采用产生的调节修正信号控制该开关管的打开或关断，从而改变接入电路的电阻值大小，达到在芯片封装后进行指标调节的目的。
[0008]本发明的整个电路包括:计数器2，4_16译码器3，电流偏置单元5，其特征在于:还包括序列产生单元I和调节修正单元4 ；
[0009]所述序列产生单元1，用于产生具有与芯片外加方波激励相同周期的时钟序列PULSE和使能信号ENl，该时钟序列PULSE连接到计数器2，该使能信号ENl连接到电流偏置单元5 ；
[0010]所述计数器2，用于对序列产生单元I产生的方波信号进行脉冲计数，并输出四位二进制编码信号到4-16译码器3 ；
[0011 ] 所述4-16译码器3，用于对计数器2输出的四位二进制编码信号进行译码，并将产生的译码信号TMO?TM15输出至调节修正单元4，对其进行使能；
[0012]所述调节修正单元4，用于产生调节修正信号TRM，输出给外部要进行修正的带隙电压基准和电流基准；
[0013]所述电流偏置单元5，用于为调节修正单元4提供电流偏置信号IBIAS2。
[0014]上述调节修正信号产生电路，其中序列产生单元1，包括6个PMOS管Ml、M2、M3、M4、M5、M6，7 个 NMOS 管 M7、M8、M9、M10、Mil、M12、M13，6 个反相器 X1、X2、X3、X4、X5、X6，I个上升沿检测电路X7，I个RS触发器X8，I个D触发器X9 ；
[0015]第一NMOS 管 M7、第二 NMOS 管 M8、第三 NMOS 管 M9、第四 NMOS 管 M10、第五 NMOS 管Mll依次连接，形成第一电流镜；
[0016]第二 PMOS管M2与第三PMOS管M3连接，形成第二电流镜；
[0017]第一 NMOS管M7，作为第一电流镜的输入端，其漏极连接外部提供的偏置电流源IBIASl ;其源极连接到地；其栅极与自身漏极相连，且同时与第二 NMOS管M8的栅极相连；
[0018]第二 NMOS管M8，作为第一电流镜的第一输出端，其漏极与第一 PMOS管Ml的漏极相连，并作为第一反相器Xl的输入端；其源极连接到地；其栅极与第三NMOS管M9的栅极相连；
[0019]第三NMOS管M9，作为第一电流镜的第二输出端，其漏极与第二 PMOS管M2的漏极相连；其源极连接到地；其栅极与第四NMOS管MlO的栅极相连；
[0020]第四NMOS管M10，作为第一电流镜的第三输出端，其漏极与第三PMOS管M3的漏极相连，并作为第三反相器X3的输入端；其源极连接到地；其栅极与第五NMOS管Mll的栅极相连；
[0021]第五NMOS管MlI，作为第一电流镜的第四输出端，其漏极与第六NMOS管M12的源极相连；其源极连接到地；
[0022]第六NMOS管M12，其漏极与第四PMOS管的漏极相连，并作为上升沿检测电路X7的输入端；其栅极与第五PMOS管的栅极相连；
[0023]第七NMOS管M13，其漏极与第六PMOS管M6的漏极相连，并作为第五反相器X5的输入端；其源极连接到地；其栅极连接外部提供的电压偏置信号VBIASl ；
[0024]第一 PMOS管Ml，其源极连接所在芯片的使能信号EN ;栅极连接所在芯片的电源电压 VIN ；
[0025]第二 PMOS管M2，作为第二电流镜的输入端，其源极连接所在芯片的电源电压VIN ；其栅极与自身漏极相连，且同时与第三PMOS管M3的栅极相连；
[0026]第三PMOS管M3，作为第二电流镜的输出端，其源极分别与所在芯片的使能信号EN和第四PMOS管M4的栅极相连；
[0027]第四PMOS管M4，其源极与所在芯片的电源电压VIN相连，其漏极分别与第五PMOS管M5的漏极和上升沿检测电路X7的输入端相连；上升沿检测电路X7的输出端与第四反相器X4的输入端相连；第四反相器X4的输出端与RS触发器X8的第一输入端R相连；RS触发器X8的第二输入端S与第三反相器X3的输出端相连；RS触发器X8的第一输出端Q与第五PMOS管M5的栅极相连，并输出时钟序列信号TOLSE，RS触发器X8的第二输出端QB悬空;
[0028]第五PMOS管M5的源极连接所在芯片的电源电压VIN ；
[0029]第六PMOS管M6，其源极连接所在芯片的反馈信号FB，其栅极连接所在芯片的电源电压VIN ；
[0030]第一反相器XI，其输出端与第二反相器X2的输入端相连；第二反相器X2的输出端与D触发器X9的第一输入端D相连；
[0031]D触发器X9,其第二输入端CLK与第六反相器X6的输出相连,其第一输出端Q输出使能控制信号EN1，第二输出端QB悬空；
[0032]第六反相器X6的输入与第五反相器X5的输出端相连。
[0033]上述调节修正信号产生电路，其中调节修正单元4，由16个结构相同的模块UO~U15组成，这些模块UO~U15的输入端分别与4-16译码器3输出的16个信号TMO~TM15对应相连；每个模块输出一位二进制编码信号，这16个模块的输出共同形成十六位二进制编码信号TRM。
[0034]上述调节修正信号产生电路，其中模块UO~U15中的每个模块均包括一个二输入与非门X10、一个FUSE熔丝X13、一个电阻R2，和一个PMOS管、三个NMOS管、两个反相器，即第七PMOS管M14，第八NMOS管M15，第九NMOS管M16，第十NMOS管M17，第七反相器XI1、第八反相器X12 ；
[0035]第七PMOS管M14，其漏极与第九NMOS管M16的漏极相连，并作为第八反相器X12的输入，其源极分别与第八NMOS管M15的漏`极和熔丝X13的第一端相连，其栅极与外部提供的电压偏置信号VBIAS2相连；第八反相器X12的输出端输出一位二进制编码信号；熔丝X13的第二端与所在芯片的电源电压VIN相连；
[0036]第八NMOS管M15，其源极与外部提供的电流偏置信号IBIAS2相连；栅极分别与第七反相器Xll的输出和第一电阻R2的一端相连；第一电阻R2的另一端连接到地；第七反相器Xll的输入端与二输入与非门XlO的输出端相连；二输入与非门XlO的第一输入端与信号TMO~TM15相连；二输入与非门XlO的第二输入端与使能信号EN2相连；
[0037]第九NMOS管M16，其源极与第十NMOS管M17的漏极相连，其栅极与外部提供的电压偏置信号VBIAS3相连；
[0038]第十NMOS管M17，其源极连接到地，其栅极与外部提供的电压偏置信号VBIAS4相连；
[0039]第九NMOS管M16与第十NMOS管M17连接，共同为第八反相器X12的输入端提供合适的工作电压。
[0040]上述调节修正信号产生电路，其中电流偏置单元5，包括三个NMOS管、三个电阻和两个反相器，即第十一 NMOS管M18、第十二 NMOS管M19、第十三NMOS管M20，第二电阻R3、第三电阻R4、第四电阻R5，第九反相器X14、第十反相器X15 ；
[0041]第^^一 NMOS管M18与第十二 NMOS管M19连接，形成第三电流镜，该第十一 NMOS管M18，作为第三电流镜的输入端，其源极连接第三电阻R4的一端；第三电阻R4的另一端连接到地；该第十一 NMOS管M18的栅极与自身漏极相连，并分别与第十二 NMOS管M19的栅极和第十三NMOS管M20的源极相连；
[0042]第十二NMOS管M19，作为第三电流镜的输出端，其源极与第四电阻R5连接，其漏极输出电流偏置信号IBIAS2 ；
[0043]第十三NMOS管M20，其漏极连接第二电阻R3的一端，其栅极与第十反相器X15的输出相连；第十反相器X15的输入与第九反相器X14的输出相连；第九反相器X14的输入端连接信号ENl，第二电阻R3的另一端与所在芯片的电源电压VIN相连。
[0044]本发明由于在DC-DC芯片的内部设计了时钟序列产生单元与熔丝调节修正单元，与采用外加探针烧断熔丝的方法相比，可直接在DC-DC芯片的内部产生调节修正信号，并完成技术指标调整过程，避免了对烧录设备产生的影响，降低了成本，而且熔断过程对芯片较为安全，可提高成品率；同时由于该调节修正信号是在DC-DC芯片内部产生，故可在芯片封装完成后对其技术指标进行调整，与在芯片封装前进行调节修正相比，可以避免封装过程带来的二次指标偏差。
【专利附图】
【附图说明】
[0045]图1是现有DC-DC转换器的系统框图；
[0046]图2是传统方法采用的电流熔丝调节单元的电路原理图；
[0047]图3是本发明的调节修正信号产生电路框图；
[0048]图4是本发明中的 序列产生单元电路原理图；
[0049]图5是本发明中的调节修正单元结构框图；
[0050]图6是本发明中的调节修正单元电路原理图；
[0051]图7是本发明中的电流偏置单元电路原理图。
【具体实施方式】
[0052]以下结合附图及其实施例对本发明作进一步描述。
[0053]参照图3，本发明的调节修正信号产生电路包括:序列产生单元1，计数器2，4_16译码器3，调节修正单元4和电流偏置单元5，其中:
[0054]所述序列产生单元1，用于产生具有与芯片外加方波激励相同周期的时钟序列PULSE和使能信号ENl，该时钟序列PULSE连接到计数器2，该使能信号ENl连接到电流偏置单元5 ；
[0055]所述计数器2，用于对序列产生单元I产生的方波信号进行脉冲计数，并输出四位二进制编码信号到4-16译码器3 ；
[0056]所述4-16译码器3，用于对计数器2输出的四位二进制编码信号进行译码，并将产生的译码信号TMO~TM15输出至调节修正单元4，对其进行使能；
[0057]所述调节修正单元4，用于产生调节修正信号TRM，输出给外部要进行修正的带隙电压基准和电流基准；
[0058]所述电流偏置单元5，用于为调节修正单元4提供电流偏置信号IBIAS2。
[0059]参照图4，本发明的序列产生单元1，包括六个？]?05管祖、]\12、]\0、]\14、]\15、]\16，七个NMOS 管 M7、M8、M9、M10、Mil、M12、M13，六个反相器 X1、X2、X3、X4、X5、X6，一个上升沿检测电路X7，一个RS触发器X8，一个D触发器X9 ；[0060]第一NMOS 管 M7、第二 NMOS 管 M8、第三 NMOS 管 M9、第四 NMOS 管 M10、第五 NMOS 管Mll依次连接，形成第一电流镜；
[0061]第二 PMOS管M2与第三PMOS管M3连接，形成第二电流镜；
[0062]第一 NMOS管M7，作为第一电流镜的输入端，其漏极连接外部提供的偏置电流源IBIASl ;其源极连接到地；其栅极与自身漏极相连，且同时与第二 NMOS管M8的栅极相连；
[0063]第二 NMOS管M8,作为第一电流镜的第一输出端,其漏极与第一 PMOS管Ml的漏极相连，并作为第一反相器Xl的输入端；其源极连接到地；其栅极与第三NMOS管M9的栅极相连；
[0064]第三NMOS管M9，作为第一电流镜的第二输出端，其漏极与第二 PMOS管M2的漏极相连；其源极连接到地；其栅极与第四NMOS管MlO的栅极相连；
[0065]第四NMOS管M10，作为第一电流镜的第三输出端，其漏极与第三PMOS管M3的漏极相连，并作为第三反相器X3的输入端；其源极连接到地；其栅极与第五NMOS管Mll的栅极相连；
[0066]第五NMOS管Mll，作为第一电流镜的第四输出端，其漏极与第六NMOS管M12的源极相连；其源极连接到地；
[0067]第六NMOS管M12，其漏极与第四PMOS管的漏极相连，并作为上升沿检测电路X7的输入端；其栅极与第五PMOS管的栅极相连；
[0068]第七NMOS管M13，其漏极与第六PMOS管M6的漏极相连，并作为第五反相器X5的输入端；其源极连接到地；其栅极连接外部提供的电压偏置信号VBIASl ；
[0069]第一 PMOS管Ml，其源极连接所在芯片的使能信号EN ;其栅极连接所在芯片的电源电压VIN ；
[0070]第二 PMOS管M2，作为第二电流镜的输入端，其源极连接所在芯片的电源电压VIN ；其栅极与自身漏极相连，且同时与第三PMOS管M3的栅极相连；
[0071]第三PMOS管M3，作为第二电流镜的输出端，其源极分别与所在芯片的使能信号EN和第四PMOS管M4的栅极相连；
[0072]第四PMOS管M4，其源极与所在芯片的电源电压VIN相连；
[0073]第五PMOS管M5，其漏极与第四PMOS管的漏极相连；其源极连接所在芯片的电源电压VIN ；
[0074]第六PMOS管M6，其源极连接所在芯片的反馈信号FB ;其栅极连接所在芯片的电源电压VIN ；
[0075]第一反相器XI，其输出端与第二反相器X2的输入端相连；
[0076]第二反相器X2,其输出端与D触发器X9的第一输入端D相连；
[0077]第三反相器X3，其输出端与RS触发器X8的第二输入端S相连；
[0078]第四反相器X4，其输入端与上升沿检测电路X7的输出相连；其输出端与RS触发器X8的第一输入端R相连；
[0079]第五反相器X5,其输出端与第六反相器X6的输入端相连；
[0080]第六反相器X6，其输出端与D触发器X9的第二输入端CLK相连；
[0081]RS触发器X8,其第一输出端Q与第五PMOS管M5的栅极相连,并输出时钟序列信号PULSE ;其第二输出端QB悬空；[0082]D触发器X9，其第一输出端Q输出使能控制信号ENl ;其第二输出端QB悬空。
[0083]上述序列产生单元I主要有两个功能:一是使DC-DC芯片由正常工作模式进入调节修正模式；二是在进入调节修正模式后产生调节时钟序列TOLSE。
[0084]实现上述两个功能的原理如下:
[0085]当在DC-DC芯片的EN引脚端施加高电压，使其满足VEN>VVIN，其中Ven为EN引脚端的电压值，Vvin为输入电源的电压值，此时D触发器X9的第一输入端D被连接至高电平；然后，在反馈电压FB引脚端施加高电压，使其满足Vfb>Vvin+|Vthp(M6) I，其中Vfb为FB引脚端的电压值，VTHP(M6)为第六PMOS管M6的阈值电压。此时在D触发器X9的第二输入端CLK处将产生一个上升沿时钟信号，使得D触发器X9的第一输出端Q所输出的信号ENl由低电平变为高电平，从而使芯片进入调节修正模式，即实现该序列产生单元I的第一个功能。
[0086]当在DC-DC芯片的EN引脚端施加高电压时，使得a点被上拉至高电平，RS触发器X8的第二输入端S将变为低电平，从而使信号PULSE输出高电平。
[0087]当在DC-DC芯片的EN引脚端施加低电压，使得第三PMOS管M3截止，a点电压被下拉至低电平，因此RS触发器X8的第二输入端S变为高电平。此时，第四PMOS管M4导通，b点被上拉至高电平，通过上升沿检测电路X7和第四反相器X4，使得RS触发器X8的第一输入端R变为低电平，从而信号PULSE输出低电平。
[0088]通过在DC-DC芯片的EN引脚端施加高低变化的方波时钟信号，可以得到与输入方波时钟信号脉冲个数相同的调节时钟序列PULSE，以实现该序列产生单元I的第二个功能。
[0089]参照图5，本发明的调节修正单元4，由十六个结构相同的模块UO~U15组成，这些模块UO~U15的输入端分别与4-16译码器3输出的十六个信号TMO~TM15对应相连，即第一个模块UO的输入端与4`-16译码器输出的第一个信号TMO相连、第二个模块Ul的输入端与4-16译码器输出的第二个信号TMl相连、第三个模块U2的输入端与4-16译码器输出的第三个信号TM2相连、第四个模块U3的输入端与4-16译码器输出的第四个信号TM3相连、第五个模块U4的输入端与4-16译码器输出的第五个信号TM4相连、第六个模块U5的输入端与4-16译码器输出的第六个信号TM5相连、第七个模块U6的输入端与4-16译码器输出的第七个信号TM6相连、第八个模块U7的输入端与4-16译码器输出的第八个信号TM7相连、第九个模块U8的输入端与4-16译码器输出的第九个信号TM8相连、第十个模块U9的输入端与4-16译码器输出的第十个信号TM9相连、第^ 个模块UlO的输入端与4_16译码器输出的第i 个信号TMlO相连、第十二个模块Ull的输入端与4-16译码器3输出的第十二个信号TMll相连、第十三个模块U12的输入端与4-16译码器输出的第十三个信号TM12相连、第十四个模块U13的输入端与4-16译码器输出的第十四个信号TM13相连、第十五个模块U14的输入端与4-16译码器输出的第十五个信号TM14相连、第十六个模块U15的输入端与4-16译码器输出的第十六个信号TM15相连。每个模块输出一位二进制编码信号，这十六个模块的输出共同形成十六位二进制编码信号TRIM。
[0090]参照图6，本发明调节修正单元的十六个模块UO~U15中，其每个模块均包括一个二输入与非门Χ?ο、一个FUSE熔丝X13、一个电阻R2，和一个PMOS管、三个NMOS管、两个反相器，即第七PMOS管M14，第八NMOS管M15，第九NMOS管M16，第十NMOS管M17，第七反相器XI1、第八反相器X12;
[0091]第七PMOS管M14，其漏极与第九NMOS管M16的漏极相连，并作为第八反相器X12的输入；其源极分别与第八NMOS管M15的漏极和熔丝X13的一端相连；其栅极与外部提供的电压偏置信号VBIAS2相连；
[0092]第八NMOS管M15，其源极与外部提供的电流偏置信号IBIAS2相连；其栅极与第七反相器Xll的输出相连，并连接到第一电阻R2的一端；
[0093]第九NMOS管M16，其源极与第十NMOS管M17的漏极相连；其栅极与外部提供的电压偏置信号VBIAS3相连；
[0094]第十NMOS管M17，其源极连接到地；其栅极与外部提供的电压偏置信号VBIAS4相连； [0095]第九NMOS管M16与第十NMOS管M17连接，共同为第八反相器X12的输入端提供合适的工作电压。
[0096]二输入与非门X10,其第一输入端与信号TMO~TM15相连；其第二输入端与使能信号EN2相连；其输出端与第七反相器Xll的输入端相连；
[0097]熔丝X13，其另一端与所在芯片的电源电压VIN相连；
[0098]电阻R2，其另一端连接到地；
[0099]第八反相器X12，其输出端输出一位二进制编码信号。
[0100]参照图6，当芯片进入调节修正模式时，二输入与非门XlO的第二输入端信号EN2变为高电平，当信号TMO~TM15中的任意一个变为高电平时，二输入与非门XlO的第一输入端将变为高电平，从而使第八NMOS管M15导通。此时由电流偏置单元输出的偏置电流IBIAS2流经熔丝X13，使该熔丝被熔断，从而将c点电压变为低电平，使第八反相器X12的输出信号变为高电平，该高电平信号连接至外部的带隙电压基准和电流基准进行调节修正。
[0101]参照图7，本发明的电流偏置单元5，包括三个NMOS管、三个电阻和两个反相器，gp第^^一 NMOS管M18、第十二 NMOS管M19、第十三NMOS管M20，第二电阻R3、第三电阻R4、第四电阻R5，第九反相器X14、第十反相器X15，其中:
[0102]第^^一 NMOS管M18与第十二 NMOS管M19连接，形成第三电流镜；
[0103]第十一 NMOS管M18，作为第三电流镜的输入端，其源级连接第三电阻R4的一端；其栅极与自身漏极相连，并分别与第十二 NMOS管M19的栅极和第十三NMOS管M20的源极相连；
[0104]第十二 NMOS管M19，作为第三电流镜的输出端，其源极连接第四电阻R5的一端；其漏极输出电流偏置信号IBIAS2 ；
[0105]第十三NMOS管M20，其漏极连接第二电阻R3的一端；其栅极与第十反相器X15的输出相连；
[0106]第二电阻R3，其另一端与所在芯片的电源电压VIN相连；
[0107]第三电阻R4，其另一端连接到地；
[0108]第四电阻R5，其另一端连接到地；
[0109]第九反相器X14,其输入端与信号ENl相连；其输出端与第十反相器X15的输入相连。
[0110]参照图7，当第九反相器X14的输入端信号ENl变为高电平时，芯片进入调节修正模式，使得第十三NMOS管M20导通，故第十一 NMOS管M18中有电流通过，经过第三电流镜的镜像作用，由第十二 NMOS管M19输出电流偏置信号IBIAS2，连接至调节修正单元4中。
[0111]本发明的工作原理如下:
[0112]当在DC-DC的EN引脚端施加脉冲个数为η的方波时钟信号CLK时，I≤η≤16，序列产生单元I可将信号CLK转化为脉冲个数同样为η的信号PULSE，然后计数器2对信号PULSE的脉冲个数进行计数，得到四位二进制编码，并输出至4-16译码器3中。4-16译码器3进行译码操作，并输出高电平使能信号，该高电平使能信号可使调节修正单元4中的熔丝模块UO~U15开始工作，此时电流偏置单元5输出的偏置电流IBIAS2流经模块UO~U15中的熔丝，使该熔丝被熔断，继而可在调节修正单元4的输出端得到调节修正信号TRM，该信号TRIM输出至外部的带隙电压基准和电流基准进行指标修正。
[0113]以上仅是本发明的一个最佳实例，不构成对本发明的任何限制，显然在本发明的构思下，可以对其电路进行不同的变更与改进，但这些均在本发明的保护之列。
【权利要求】
1.一种用于DC-DC转换器的调节修正信号产生电路，包括计数器(2)，4-16译码器(3)，电流偏置单元(5)，其特征在于:还包括序列产生单元(I)和调节修正单元(4)； 所述序列产生单元(I)，用于产生具有与芯片外加方波激励相同周期的时钟序列PULSE和使能信号ENl，该时钟序列PULSE连接到计数器(2)，该使能信号ENl连接到电流偏置单元(5)； 所述计数器(2)，用于对序列产生单元(I)产生的方波信号进行脉冲计数，并输出四位二进制编码信号到4-16译码器(3)； 所述4-16译码器(3)，用于对计数器(2)输出的四位二进制编码信号进行译码，并将产生的译码信号TMO~TM15输出至调节修正单元(4)，对其进行使能； 所述调节修正单元(4)，用于产生调节修正信号TRM，输出给外部要进行修正的带隙电压基准和电流基准； 所述电流偏置单元(5)，用于为调节修正单元(4)提供电流偏置信号IBIAS2。
2.根据权利要求1所述的调节修正信号产生电路，其特征在于序列产生单元(1)，包括.6 个 PMOS 管 Ml、M2、M3、M4、M5、M6，7 个 NMOS 管 M7、M8、M9、M10、Mil、M12、M13，6 个反相器Xl、X2、X3、X4、X5、X6，I个上升沿检测电路(X7 )，I个RS触发器(X8 )，I个D触发器(X9 ); 第一 NMOS管M7、第二 NMOS管M8、第三NMOS管M9、第四NMOS管M10、第五NMOS管Mll依次连接，形成第一电流镜； 第二 PMOS管M2与第三PMOS管M3连接，形成第二电流镜；第一 NMOS管M7，作为第一电流镜的输入端，其漏极连接外部提供的偏置电流源IBIASl ;其源极连接到地；其栅极与自身漏极相连，且同时与第二 NMOS管M8的栅极相连；第二 NMOS管M8，作为第一电流镜的第一输出端，其漏极与第一 PMOS管Ml的漏极相连，并作为第一反相器Xl的输入端；其源极连接到地；其栅极与第三NMOS管M9的栅极相连；第三NMOS管M9，作为第一电流镜的第二输出端，其漏极与第二 PMOS管M2的漏极相连；其源极连接到地；其栅极与第四NMOS管MlO的栅极相连； 第四NMOS管M10，作为第一电流镜的第三输出端，其漏极与第三PMOS管M3的漏极相连，并作为第三反相器X3的输入端；其源极连接到地；其栅极与第五NMOS管Mll的栅极相连； 第五NMOS管Ml I，作为第一电流镜的第四输出端，其漏极与第六NMOS管M12的源极相连；其源极连接到地； 第六NMOS管M12，其漏极与第四PMOS管的漏极相连，并作为上升沿检测电路(X7)的输入端；其栅极与第五PMOS管的栅极相连； 第七NMOS管M13，其漏极与第六PMOS管M6的漏极相连，并作为第五反相器X5的输入端；其源极连接到地；其栅极连接外部提供的电压偏置信号VBIASl ； 第一 PMOS管Ml，其源极连接所在芯片的使能信号EN ;栅极连接所在芯片的电源电压VIN ； 第二 PMOS管M2，作为第二电流镜的输入端，其源极连接所在芯片的电源电压VIN ;其栅极与自身漏极相连，且同时与第三PMOS管M3的栅极相连； 第三PMOS管M3，作为第二电流镜的输出端，其源极分别与所在芯片的使能信号EN和第四PMOS管M4的栅极相连；第四PMOS管M4，其源极与所在芯片的电源电压VIN相连，其漏极分别与第五PMOS管M5的漏极和上升沿检测电路X7的输入端相连；上升沿检测电路X7的输出端与第四反相器X4的输入端相连；第四反相器X4的输出端与RS触发器X8的第一输入端R相连；RS触发器X8的第二输入端S与第三反相器X3的输出端相连；RS触发器X8的第一输出端Q与第五PMOS管M5的栅极相连，并输出时钟序列信号PULSE，RS触发器X8的第二输出端QB悬空； 第五PMOS管M5的源极连接所在芯片的电源电压VIN ； 第六PMOS管M6，其源极连接所在芯片的反馈信号FB，其栅极连接所在芯片的电源电压VIN ； 第一反相器XI，其输出端与第二反相器X2的输入端相连；第二反相器X2的输出端与D触发器X9的第一输入端D相连； D触发器X9,其第二输入端CLK与第六反相器X6的输出相连,其第一输出端Q输出使能控制信号ENl，第二输出端QB悬空； 第六反相器X6的输入与第五反相器X5的输出端相连。
3.根据权利要求1所述的调节修正信号产生电路，其特征在于调节修正单元(4)，由16个结构相同的模块UO~U15组成,这些模块UO~U15的输入端分别与4-16译码器(3)输出的16个信号TMO~TM15对应相连；每个模块输出一位二进制编码信号，这16个模块的输出共同形成十六 位二进制编码信号TRIM。
4.根据权利要求3所述的调节修正信号产生电路，其特征在于每个模块均包括一个二输入与非门X10、一个FUSE熔丝X13、一个电阻R2，和一个PMOS管、三个NMOS管、两个反相器，即第七PMOS管M14，第八NMOS管M15，第九NMOS管M16，第十NMOS管M17，第七反相器XI1、第八反相器X12 ； 第七PMOS管M14，其漏极与第九NMOS管M16的漏极相连，并作为第八反相器X12的输入，其源极分别与第八NMOS管M15的漏极和熔丝X13的第一端相连，其栅极与外部提供的电压偏置信号VBIAS2相连；第八反相器X12的输出端输出一位二进制编码信号；熔丝X13的第二端与所在芯片的电源电压VIN相连； 第八NMOS管M15，其源极与外部提供的电流偏置信号IBIAS2相连；栅极分别与第七反相器Xll的输出和第一电阻R2的一端相连；第一电阻R2的另一端连接到地；第七反相器Xll的输入端与二输入与非门XlO的输出端相连；二输入与非门XlO的第一输入端与信号TMO~TM15相连；二输入与非门XlO的第二输入端与使能信号EN2相连； 第九NMOS管M16，其源极与第十NMOS管M17的漏极相连，其栅极与外部提供的电压偏置信号VBIAS3相连； 第十NMOS管M17，其源极连接到地，其栅极与外部提供的电压偏置信号VBIAS4相连； 第九NMOS管M16与第十NMOS管M17连接，共同为第八反相器X12的输入端提供合适的工作电压。
5.根据权利要求1所述的调节修正信号产生电路，其特征在于电流偏置单元(5)，包括三个NMOS管、三个电阻和两个反相器，即第十一 NMOS管M18、第十二 NMOS管M19、第十三NMOS管M20，第二电阻R3、第三电阻R4、第四电阻R5，第九反相器X14、第十反相器X15 ； 第十一 NMOS管M18与第十二 NMOS管M19连接，形成第三电流镜，该第十一 NMOS管M18，作为第三电流镜的输入端，其源极连接第三电阻R4的一端；第三电阻R4的另一端连接到地；该第十一 NMOS管M18的栅极与自身漏极相连，并分别与第十二 NMOS管M19的栅极和第十三NMOS管M20的源极相连； 第十二 NMOS管M19，作为第三电流镜的输出端，其源极与第四电阻R5连接，其漏极输出电流偏置信号IBIAS2 ； 第十三NMOS管M20，其漏极连接第二电阻R3的一端，其栅极与第十反相器X15的输出相连；第十反相器X15的输入与第九反相器X14的输出相连；第九反相器X14的输入端连接信号ENl，第二电阻R3 的另一端与所在芯片的电源电压VIN相连。
【文档编号】G01R1/28GK103760392SQ201410029320
【公开日】2014年4月30日 申请日期:2014年1月22日 优先权日:2014年1月22日
【发明者】来新泉, 赵鹏冲, 李佳佳, 邵丽丽 申请人:西安电子科技大学