集成电路测试方法及测试装置制造方法
【专利摘要】本发明涉及一种集成电路测试方法及装置，所述集成电路测试方法用于通过测量待测集成电路的N个待测焊盘之间的电阻值是否正常来判断信号线之间是否存在短路，包括如下步骤：对所述N个待测焊盘之间的个电阻进行分组；测量第一组电阻的并联电阻值，如果所述第一组电阻的并联电阻值大于预定电阻值，则测量下一组电阻的并联电阻值，如果每一组电阻的并联电阻值均大于所述预定电阻值，则测试结束，判断所述待测集成电路的信号线之间不存在短路现象，其中N为大于3的整数。
【专利说明】集成电路测试方法及测试装置
【技术领域】
[0001 ] 本发明涉及集成电路【技术领域】，具体涉及一种集成电路测试方法及测试装置。
【背景技术】
[0002]目前诸如显示面板等集成电路内部静电放电(ESD)而导致的信号线短路已经成为一个普遍的不良。实验发现，当显示面板第一次受到ESD冲击时，实测待测焊盘间电阻会减小，但一般情况下还能正常显示，当显示面板多次受到ESD冲击时，电阻会持续减小，直到电阻小到可以影响到两个信号的正常传输，这样在点灯情况下才能发现不良，尤其是在市场端高发。在不良分析中，为了找到发生ESD的信号线，需要采用万用表对待测焊盘两两
间的电阻进行测量，劳力费时。例如，对于4个待测焊盘而言，需要测量=6次，对于N个待测焊盘，需要测量G次。
[0003]因此，需要一种可以自动检测待测焊盘电阻的装置，一方面方便不良分析，一方面可以在生产流程必要环节中加入电阻检测，对有ESD风险的样品进行拦截。
【发明内容】
[0004]本发明所要解决的技术问题是集成电路短路测试中测量次数多的问题。
[0005]为此目的，本发明提出了 一种集成电路的测试方法，所述集成电路包括N个待测
焊盘，其特征在于，所述测试方法包括如下步骤:对N个待测焊盘之间的个电阻进行分
组；测量第一组电阻的并联电阻值，如果所述第一组电阻的并联电阻值大于或等于预定电阻值，则测量下一组电阻的并联电阻值，如果每一组电阻的并联电阻值均大于或等于所述预定电阻值，则测试结束，判断所述待测集成电路的信号线之间不存在短路现象；如果测量某一组电阻的并联电阻值小于所述预定电阻值，则对该组电阻中的每一个电阻的电阻值进行测量，以找出电阻值异常的电阻，从而判断所述待测集成电路的短路位置；其中N为大于3的整数。
[0006]优选地，根据待测集成电路的良品率来将个电阻分组成至少一组。
[0007]优选地，当待测集成电路的良品率高时，分组的组数少，每一组的电阻数多；当待测集成电路的良品率低时，分组的组数多，每一组的电阻数少。
[0008]优选地，所述待测集成电路为显示面板的集成电路。
[0009]本发明还提出了一种集成电路测试装置，所述集成电路测试装置包括:承载待测集成电路的基台；设置在所述基台上方的测试头，所述测试头包括N个探针，通过移动所述测试头来使所述N个探针分别与所述待测集成电路的N个待测焊盘接触，以及测试电路，用于判断所述待测集成电路是否存在短路，所述测试电路包括多个开关和电阻计，其中所述N个探针中的每一个通过一个开关与所述电阻计连接，并且第一个探针与第二个至第N个探针间各连接一个开关，第二个探针与第三至第N个探针间各连接一个开关，以此类推，直到第N-2与第N个探针间连接一个开关，其中N为大于3的整数。[0010]优选地，所述测试电路用于通过控制所述多个开关的通断来对所述N个待测焊盘
之间的个电阻进行分组，并测量第一组电阻的并联电阻值，如果所述第一组电阻的并联
电阻值大于或等于预定电阻值，则测量下一组电阻的并联电阻值，如果每一组电阻的并联电阻值均大于或等于所述预定电阻值，则测试结束，判断所述待测集成电路的信号线之间不存在短路现象。
[0011]优选地，所述测试电路在测量到某一组电阻的并联电阻值小于所述预定电阻值，则通过控制所述多个开关的通断来对该组电阻中的每一个电阻的电阻值进行测量，以找出电阻值异常的电阻，从而判断所述待测集成电路的短路位置。
[0012]优选地，所述测试电路中的所述多个开关为MOS晶体管。
[0013]优选地，所述集成电路测试装置还包括存储器，用于存储所述测试电路所测量的电阻值。
[0014]通过采用本发明所公开的集成电路的测试方法及测装置，能够快速检测集成电路中是否存在短路现象，并能快速确定发生短路位置，测量次数少且易于使用。
【专利附图】
【附图说明】
[0015]通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中:
[0016]图1A所示的是根据本发明实施例的集成电路测试装置的立体图；
[0017]图1B所示的是图1A所示的集成电路测试装置的侧视图；
[0018]图1C所示的是图1A所示的待测集成电路的平面图；
[0019]图2所示的是现有技术中的集成电路测试方法的示意图；
[0020]图3所示的是根据本发明实施例的集成电路测试方法的流程图；
[0021]图4所示的是根据本发明实施例的集成电路测试装置的测试电路的示意图。
【具体实施方式】
[0022]为了使本领域技术人员更好的理解本发明的技术方案，下面结合说明书附图对本发明实施例进行详细的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0023]如图1A至IC所示，根据本发明实施例的集成电路测试装置包括承载待测集成电路4的基台1、设置在基台I上方的测试头2以及测试电路(未示出)。基台I的一侧具有凸起部6，测试头2通过凸起部6设置于基台I上方。待测集成电路4具有多个待测焊盘5的一侧放置在基台I具有凸起部6的一侧。测试头2上具有多个探针3，该多个探针3呈直线设置，且该直线与基台I具有凸起部6的一侧平行。通过移动测试头2，使得测试头2上的多个探针3分别与待测集成电路4上的多个待测焊盘5接触，其中每一个探针对应于一个待测焊盘。测试电路用于判断待测集成电路4中是否存在ESD导致的信号线短路，如下文将会详细介绍的，测试电路包括多个开关和电阻计，其中多个探针3中的每一个通过一个开关与电阻计连接，并且第一个探针与第二个至第N个探针间各连接一个开关，第二个探针与第三至第N个探针间各连接一个开关，以此类推，直到第N-2与第N个探针间连接一个开关，其中N为大于3的整数。
[0024]在下文中，将以四个待测焊盘为例，详细说明根据本发明实施例的集成电路测试方法和装置。
[0025]图2示出了现有技术中测试待测焊盘的方法，对于分别标注为ABCD的四个待测焊盘而言，需要测量焊盘A与焊盘B之间的电阻R1、焊盘B与焊盘C之间的电阻R2、焊盘C与焊盘D之间的电阻R3、焊盘A与焊盘C之间的电阻R4、焊盘A与焊盘D之间的电阻R5以及
焊盘B与焊盘D之间的电阻R6，因此需要测量<?4 =6次，这样的测量都是手工进行，费时费
力且准确性不高。
[0026]图3示出了根据本发明实施例的集成电路测试方法的流程图。如图3所示，首先对所要测量的电阻进行分组，在本实施例中所要测量的电阻为R1、R2、R3、R4、R5及R6，例如可以将这6个电阻分为两组，Rl、R2及R3为一组，R4、R5及R6为一组；然后测量第一组电阻的并联电阻值，即电阻Rl、R2和R3的并联电阻值。为了方便起见，在本文中将电阻R1、R2和R3的并联电阻值表示为R1//R2//R3，类似地将电阻R4、R5和R6的并联电阻值表示为R4//R5//R6。
[0027]由欧姆定律可知，并联电阻值小于各电阻的最小值，如果发现所测量的并联电阻值小于某个预定值(例如，5K欧姆)，则说明并联的这几个电阻中必然存在短路。例如，如果发现R1//R2//R3 < 5K欧姆，则可以判断电阻Rl、R2和R3中必然存在异常，然后对这三个电阻分别测量其电阻值，就可以发现是哪两个焊盘之间存在短路。如果发现R1//R2//R3> 5K欧姆，则可以判断电阻Rl、R2和R3均正常，从而可以进行下一组电阻的测量。
[0028]对下一组电阻的测量仍然采用相同的方法，在本实施例中，首先测量电阻R4、R5和R6的并联电阻值，如果发现R4//R5//R6 < 5K欧姆，则可以判断电阻R4、R5和R6中必然存在异常，然后对这三个电阻分别测量其电阻值，就可以发现是哪两个焊盘之间存在短路。如果发现R4//R5//R6 > 5K欧姆，则可以判断电阻R4、R5和R6均正常。
[0029] 由此可以看出，如果该样品的4个焊盘间的电阻值均正常，则只需要进行2次测量就可以结束，如果电阻R3异常，需要进行4次测量，如果电阻R6异常，需要进行5次测量。因此，采用根据本发明实施例的测试待测焊盘的方法所需的测量次数小于现有的手工测量方法，特别是对于大量焊盘而言。在实际生产过程中，集成电路中出现短路的几率较小，对于大部分情况而言，只需2次测量就可以确认4个焊盘之间不存在短路，远小于现有的手工测量方法需要测量6次才能确认4个焊盘之间不存在短路，从而大大提高了测试效率。
[0030]图4示出了根据本发明实施例的集成电路测试装置的测试电路的示意图。仍然以分别标注为AB⑶的四个待测焊盘为例，测试电路包括9个开关Tl至T9和电阻计，其中4个探针A至D分别通过开关Tl至T4与电阻计连接，且探针A、B间连接开关T9，探针A、C间连接开关T5，探针A、D间连接开关T6，探针B、C间连接开关T7，探针B、D间连接开关T8。
[0031]通过控制该测试电路的9个开关Tl至T9的通断来对4个待测焊盘之间的6个电阻进行分组。首先将开关11、12、13、14、15、18接通，从而可以测量1?1/71?2/71?3，如果1?1/7R2//R3的电阻值存在异常，则将开关Tl、T2接通以测量R1，将开关T2、T3、T5接通以测量R2，将开关T3、T4、T5、T8接通以测量R3 ;如果R1//R2//R3的电阻值正常，则将开关Τ1、Τ2、Τ3、Τ4、Τ7、Τ8、T9接通以测量R4//R5//R6时，如果R4//R5//R6的电阻值存在异常，则将开关Tl、Τ3、Τ7接通以测量R4，将开关Tl、Τ4、Τ8接通以测量R5，将开关Τ2、T9、Τ4、Τ8接通以测量R6。从而，通过测试电路实现了根据本发明实施例的测试待测焊盘的方法。测试电路中的各个开关可以用MOS晶体管来实现，通过预设程序来控制各个MOS晶体管的通断，从而可以迅速对待测集成电路进行测试。
[0032]当根据本发明实施例的集成电路测试装置的测试头压向待测集成电路时，测试头上的4个探针分别与待测集成电路上的4个待测焊盘接触，预设程序可以控制测试电路中的各个MOS晶体管的通断而迅速完成4个待测焊盘之间的6个电阻值的测试，并将结果输出到集成电路测试装置的存储器中。表格I例示了对4个待测焊盘之间的6个电阻值的测试结果，用户通过阅读表格1，可以很容易地发现焊盘B与C之间的电阻值为120欧姆，显著低于正常电阻值，即焊盘B与C之间存在短路现象。
[0033]
【权利要求】
1.一种集成电路的测试方法，所述集成电路包括N个待测焊盘，其特征在于，所述测试方法包括如下步骤: 对N个待测焊盘之间的Civ个电阻进行分组； 测量第一组电阻的并联电阻值，如果所述第一组电阻的并联电阻值大于或等于预定电阻值，则测量下一组电阻的并联电阻值，如果每一组电阻的并联电阻值均大于或等于所述预定电阻值，则测试结束，判断所述待测集成电路的信号线之间不存在短路现象； 如果测量某一组电阻的并联电阻值小于所述预定电阻值，则对该组电阻中的每一个电阻的电阻值进行测量，以找出电阻值异常的电阻，从而判断所述待测集成电路的短路位置； 其中N为大于3 的整数。
2.根据权利要求1所述的方法，其中根据待测集成电路的良品率来将C(.个电阻分组成至少一组。
3.根据权利要求2所述的方法，其中当待测集成电路的良品率高时，分组的组数少，每一组的电阻数多；当待测集成电路的良品率低时，分组的组数多，每一组的电阻数少。
4.根据权利要求1所述的方法，其中所述待测集成电路为显示面板的集成电路。
5.一种集成电路测试装置，所述集成电路测试装置包括: 承载待测集成电路的基台； 设置在所述基台上方的测试头，所述测试头包括N个探针，通过移动所述测试头来使所述N个探针分别与所述待测集成电路的N个待测焊盘接触，以及 测试电路，用于判断所述待测集成电路是否存在短路，所述测试电路包括多个开关和电阻计，其中所述N个探针中的每一个通过一个开关与所述电阻计连接，并且第一个探针与第二个至第N个探针间各连接一个开关，第二个探针与第三至第N个探针间各连接一个开关，以此类推，直到第N-2与第N个探针间连接一个开关，其中N为大于3的整数。
6.根据权利要求5所述的集成电路测试装置，所述测试电路用于通过控制所述多个开关的通断来对所述N个待测焊盘之间的C^v个电阻进行分组，并测量第一组电阻的并联电阻值，如果所述第一组电阻的并联电阻值大于或等于预定电阻值，则测量下一组电阻的并联电阻值，如果每一组电阻的并联电阻值均大于或等于所述预定电阻值，则测试结束，判断所述待测集成电路的信号线之间不存在短路现象。
7.根据权利要求6所述的集成电路测试装置，其中所述测试电路在测量到某一组电阻的并联电阻值小于所述预定电阻值，则通过控制所述多个开关的通断来对该组电阻中的每一个电阻的电阻值进行测量，以找出电阻值异常的电阻，从而判断所述待测集成电路的短路位置。
8.根据权利要求5所述的集成电路测试装置，其中所述测试电路中的所述多个开关为MOS晶体管。
9.根据权利要求5所述的集成电路测试装置，还包括存储器，用于存储所述测试电路所测量的电阻值。
【文档编号】G01R31/02GK103954877SQ201410151334
【公开日】2014年7月30日 申请日期:2014年4月15日 优先权日:2014年4月15日
【发明者】张郑欣, 徐帅, 郑义 申请人:京东方科技集团股份有限公司, 北京京东方光电科技有限公司