用于单片堆叠集成电路测试的电路和方法
【专利摘要】本发明提供了一种单片堆叠集成电路(IC)，该电路在它的其中一个上层中具有高良率层(KGL)测试电路和扫描段。该测试电路包括连接到扫描段并连接到IC的第二层的多个输入端、输出端和多路复用器。该测试电路还包括多个控制元件，使得堆叠IC的扫描测试可以在逐层的基础上进行。本发明涉及用于单片堆叠集成电路测试的电路和方法。
【专利说明】用于单片堆叠集成电路测试的电路和方法
[0001]相关申请的交叉引用
[0002]本发明涉及以下共同转让的美国专利申请:于2013年9月16日由发明人桑迪?库马.戈埃尔提交的标题为“用于单片堆叠集成电路测试的电路和方法”的美国序列号为14/027，976的专利申请和于2013年9月18日由发明人桑迪?库马?戈埃尔提交的标题为“用于单片堆叠集成电路测试的电路和方法”的美国序列号为14/030，684的专利申请，其全部内容结合于此作为参考。
【技术领域】
[0003]本发明涉及用于单片堆叠集成电路测试的电路和方法。
【背景技术】
[0004]半导体器件技术中持续发展的趋势包括半导体器件的部件尺寸的小型化和半导体器件的不但增加的功能复杂度。虽然部件尺寸减小可有助于增大每单位面积的半导体器件(例如，管芯或集成电路(IC)上半导体构件块的数量，从而有助于实现每个器件的更复杂的功能，但是由单个器件不能满足对增加的功能复杂度的许多需求。
[0005]最近，这已经引起了诸如三维集成电路(3D IC)的集合器件的发展。产生3D IC的一个实例是通过在单个半导体晶圆上的层中构建电部件和它们的连接件。当在衬底上形成IC的基层时，在基层上方形成第一上层，并且使用通孔将第一上层连接到基层。可以在第一上层上方形成另一上层，等等。以这种方式，IC依次逐层增长。从而，通常将这样构建的IC称为单片堆叠1C。
[0006]虽然承诺在先进的工艺节点(诸如28nm以下)中提供密度和性能益处，但是上述提及的产生单片堆叠IC的方法具有来自其本身的挑战。一个挑战是针对单片堆叠IC的制造故障测试。传统的IC制造故障测试采用高良率管芯(KGD)理念，其中，使用诸如电源开路/短路测试、接地开路/短路测试、固定型故障测试、电流消耗测试(例如，IDDQ)、时序路径延迟故障(或转换故障)测试等的一套测试模式来测试预制管芯。如果发现管芯具有缺陷，就将其从进一步的加工(诸如封装)中去除以节约成本。这种制造故障测试通常通过结构化测试架构来实现。已经发现在单片堆叠IC制造故障测试中不期望这种KGD理念。这主要是由于以下事实:完整的逻辑通常横跨单片堆叠IC中的多个层，并且只有构建了所有的层或多个层之后，才能应用质量类似于或高于KGD测试的完整的故障测试。但是，在实施故障测试之前，直到构建所有的层或多个层的等待导致了重大的成品率损失问题。此外，在制造单片堆叠IC期间，每个层的测试使得对每层进行缺陷定位(defect isolat1n)和产量跟踪成为可能，这可以真正有助于发现层制造加工的相关问题。
[0007]因此，需要加强单片堆叠IC制造故障测试。
【发明内容】
[0008]为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种单片堆叠集成电路(1C)，包括:位于所述IC的第一层中的高良率层(KGL)测试电路和扫描段，其中，所述第一层是所述IC的上层，所述KGL测试电路包括:第一测试输入端，连接至所述扫描段的输入端，以接收第一扫描移位数据；第一多路复用器，所述第一多路复用器具有第一数据输入端、第二数据输入端、第一选择输入端和第一数据输出端，其中，所述第一数据输入端连接到所述第一测试输入端，并且所述第二数据输入端连接到所述扫描段的输出端；第一测试输出端，连接到所述第一数据输出端，以将第二扫描移位数据传送到第二层；第二测试输入端，以从所述第二层接收第三扫描移位数据；第二多路复用器，所述第二多路复用器具有第三数据输入端、第四数据输入端、第二选择输入端和第二数据输出端，其中，所述第三数据输入端连接到所述第二测试输入端，并且所述第四数据输入端连接到所述第一数据输出端；第二测试输出端，连接到第二数据输出端，以传送第四扫描移位数据；第一控制元件，连接到所述第一选择输入端；以及第二控制元件，连接到所述第二选择输入端。
[0009]在上述IC中，所述第一控制元件是:到所述第一层的输入端、或位于所述第一层中的可编程寄存器；以及所述第二控制元件是:到所述第一层的另一输入端、或位于所述第一层中的另一可编程寄存器。
[0010]在上述IC中，所述控制元件是使用以下方式中的一种编程的寄存器:第二扫描链，所述第二扫描链具有所述控制元件；IEEE 1149.1接口；以及IEEE 1500接口。
[0011]在上述IC中，所述第二层是以下之一:所述IC的基层和所述IC的另一上层；以及所述第一层位于所述第二层上方。
[0012]在上述IC中，所述扫描段不包括扫描触发器，从而所述第一多路复用器退化；以及所述第一测试输出端和所述第四数据输入端连接到所述第一测试输入端。
[0013]在上述IC中，所述扫描段基于寄存器。
[0014]在上述IC中，所述第一控制元件是固定值，从而所述第一控制元件和所述第一多路复用器退化；以及所述第一测试输出端和所述第四数据输入端连接到所述扫描段的输出端。
[0015]在上述IC中，所述控制元件是固定值，从而所述控制元件和所述多路复用器退化；以及所述第二测试输出端连接到所述扫描段的输出端。
[0016]根据本发明的另一方面，还提供了一种用于产生单片堆叠集成电路(IC)高良率层(KGL)测试模式的方法，所述方法包括:接收所述IC的电路设计，其中:所述电路设计包括第一层、第二层和扫描链；所述扫描链包括位于所述第一层中的第一扫描段和位于所述第二层中的第二扫描段；所述第二层包括:第一测试输入端，连接至所述第二扫描段的输入端；第一多路复用器，所述第一多路复用器具有第一数据输入端、第二数据输入端、第一选择输入端和第一数据输出端，其中，所述第一数据输入端连接到所述第一测试输入端，并且所述第二数据输入端连接到第二扫描段的输出端；第一测试输出端，连接至所述第一数据输出端；第二测试输入端；第二多路复用器，所述第二电路复用器具有第三数据输入端、第四数据输入端、第二选择输入端和第二数据输出端，其中，所述第三数据输入端连接到所述第二测试输入端，并且所述第四数据输入端连接到所述第一数据输出端；和第二测试输出端，连接到所述第二数据输出端；所述第一层包括连接至所述第一扫描段的输入端的第三测试输入端、第三测试输出端和将所述第三测试输出端连接到所述第一扫描段的输出端的装置；并且所述电路设计还包括将所述第一测试输出端连接到所述第三测试输入端的装置和将所述第三测试输出端连接到所述第二测试输入端的装置；将所述第三测试输入端配置为扫描输入端；将所述第三测试输出端配置为扫描输出端；产生用于检测所述第一层中的故障的测试模式；将所述第一测试输入端配置为另一扫描输入端；将所述第二测试输出端配置为另一扫描输出端；以及产生用于检测所述第二层中的故障的测试模式。
[0017]在上述方法中，还包括，在产生用于检测所述第二层中的故障的所述测试模式之前:配置所述第一选择输入端，从而将以下之一的方式传送到所述第一数据输出端:所述第一数据输入端和所述第二数据输入端；以及配置所述第二选择输入端，从而将以下之一传送到所述第二数据输出端:所述第三数据输入端和所述第四数据输入端。
[0018]在上述方法中，使用以下之一的方式配置所述第一选择输入端和所述第二选择输入端:输入端，位于所述第二层中；第二扫描链，所述第二扫描链具有位于所述第二层中的多个扫描触发器；IEEE 1149.1接口，位于所述第二层中；以及IEEE 1500接口，位于所述第二层中。
[0019]在上述方法中，所述第二扫描段不包括扫描触发器，并且所述第一多路复用器退化。
[0020]在上述方法中，所述第一层是以下之一:所述IC的基层和所述IC的上层；所述第二层是所述IC的另一上层；以及所述第二层位于所述第一层上方。
[0021]根据本发明的又一方面，还提供了一种单片堆叠集成电路(IC)高良率层(KGL)故障测试方法，包括:接收所述IC的基层，所述基层具有衬底、第一表面和第二表面；将多个第一探针焊盘附接至所述第一表面，所述多个第一探针焊盘与所述基层电接触；通过所述多个第一探针焊盘施加第一故障测试；在所述基层上方形成绝缘层；在所述绝缘层上方形成所述IC的上层，其中，所述上层具有第三表面和第四表面，所述第三表面位于所述绝缘层上方，并且所述上层与所述基层电接触；将多个第二探针焊盘附接至所述第四表面，所述多个第二探针焊盘与所述上层电接触；以及通过所述多个第二探针焊盘施加第二故障测试。
[0022]在上述故障测试方法中，还包括，在所述基层上方形成所述绝缘层之前，分离所述多个第一探针焊盘。
[0023]在上述故障测试方法中，在所述基层上方形成所述绝缘层包括:在所述基层上方沉积介电材料层；以及对所述介电材料层实施抛光工艺。
[0024]在上述故障测试方法中，所述衬底包括硅。
[0025]在上述故障测试方法中，所述第一表面是所述衬底的表面。
[0026]在上述故障测试方法中，所述上层通过通孔与所述基层电接触，所述通孔穿过所述第三表面、所述绝缘层和所述第二表面。
[0027]在上述故障测试方法中，所述IC包括至少位于所述上层中的KGL测试电路；以及所述第一故障测试和所述第二故障测试使用KGL测试模式。
【专利附图】
【附图说明】
[0028]当结合附图进行阅读时，通过以下详细描述可以最佳地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘出并且仅用于示出的目的。事实上，为了清楚的论述，各个部件的尺寸可以任意地增大或减小。
[0029]图1是集成电路(IC)设计和制造流程的实施例的简化框图。
[0030]图2是根据本发明的各个方面的在图1中示出的IC电路设计阶段的一部分的实施例。
[0031]图3示出了单片堆叠IC设计的实施例的简化图形表示。
[0032]图4和图5示出了根据本发明的各个方面的单片堆叠IC设计中的扫描测试架构。
[0033]图6和图7示出了根据本发明的各个方面的单片堆叠IC设计中的扫描测试架构的实施例。
[0034]图8示出了根据本发明的各个方面的单片堆叠IC测试模式产生流程。
[0035]图9A至图9H示出了根据本发明的各个方面的在逐层测试模式产生流程期间的单片堆叠IC配置。
[0036]图10和图11示出了根据本发明的各个方面的单片堆叠IC设计中的扫描测试架构的实施例。
[0037]图12示出了根据本发明的各个方面的单片堆叠IC制造故障测试流程。
[0038]图13A至图13E示出了根据本发明的各个方面的单片堆叠IC制造故障测试应用流程的实施例。
【具体实施方式】
[0039]以下公开内容提供了许多用于实施本发明的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不旨在限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简明和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，在第二工艺之前实施第一工艺可以包括在第一工艺之后立即实施第二工艺的实施例，并且还可以包括在第一工艺和第二工艺之间可以实施额外的工艺的实施例。为了简化和清楚的目的，各个部件可以以不同的比例任意绘制。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
[0040]而且，，在本文中可以使用诸如“在…下面”、“在…下方”、“下”、“在…之上”、“上”
等的空间相对位置术语以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。例如，如果翻转图中的器件，则描述为在其他元件或部件“下方”或“下面”的元件将定向为在其他元件或部件“之上”。因此，示例性术语“在…下方”可以包括“在…之上”和“在…下方”两种方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文中使用的空间相对位置描述符可以同样地进行相应的解释。
[0041]本发明通常涉及半导体器件的故障测试，更具体地，涉及当制造单片堆叠集成电路时的逐层故障测试。提供具体实施例来作为实例以教导更广泛的发明构思，并且本领域的普通技术人员可以容易地将本发明的教导应用于其他方法或装置。
[0042]图1是用于产生IC 114的集成电路(IC)设计和制造流程100的实施例的简化框图。在本实施例中，IC 114是包括基层和一个或多个上层的单片堆叠1C。IC设计流程100通常开始于设计规范102，设计规范102包括IC 114的设计需求。然后进行到功能设计104，其中，将IC 114的设计划分成多个层，并且多个层相互作用以产生期望的实施例。
[0043]IC设计流程100 (图1)进行到电路设计106。在一个实施例中，以寄存器传送级(RTL)语言(诸如，Verilog或VHDL)描述IC设计，然后将IC设计合成为网络列表。在另一实施例中，在示意图中用图表描述IC设计。在一个实施例中，IC设计不仅包括用于IC114的预期功能的电路，还包括用于在IC制造112期间发现故障(或缺陷)的电路。这通常称为可测试性设计(DFT)电路。通常，故障是半导体制造工艺异常、不完整和工艺变化的结果。例如，可能将材料形成在其不应该在的位置或可能在其应该在的位置没有材料。可以在设计抽象的各个层面上模拟故障。两个常用的故障模型是固定O(SAO)和固定I(SAl)故障模型。在故障测试期间，当特定的测试模式激活IC 114或使IC 114对故障敏感并且使错误显著时，检测到故障。
[0044]结构化故障测试架构和自动测试模式生成(ATPG)经常用于DFT。例如，用于IC的基本扫描架构通常包括扫描使能输入端、扫描时钟输入端和多个扫描链。每个扫描链包括扫描输入端、扫描输出端以及扫描输入端和扫描输出端之间的IC的多个扫描触发器(scanflip-flops)。扫描使能输入端控制IC进入两种测试模式的一种:移位测试模式和捕获测试模式。在移位测试模式中，在每个扫描链中的多个触发器形成一个串行移位寄存器链。测试模式数据通过扫描输入端以由扫描时钟输入端控制的速度串行移位到扫描链内。同时，扫描链中的数据移出扫描输出端并且在扫描输出端可见。在捕获测试模式中，在每个扫描链中的多个扫描触发器在功能模式(非测试模式)中承担它们各自的角色。当一个或多个时钟信号施加到扫描时钟输入端时，多个扫描触发器捕获测试的结果。随后的移位操作将结果移出扫描输出端并且将结果与预定目标比较以检测IC中是否存在故障。可以将各种增强增加到上述基本扫描架构。在一个实施例中，增加测试压缩逻辑(test compress1nlogic)以在一个扫描输入端和一个扫描输出端之间包括多于一个的扫描链,从而改善测试效率。
[0045]前面提及的扫描架构与预制的管芯协调工作，但是与单片堆叠IC不能协调工作，其中，单片堆叠IC不存在IC的完整逻辑直到制造了 IC的所有层。实际上，期望在制造IC的每一层时检测故障。例如，如果发现IC的一层有缺陷，可以从进一步的制造工艺去除该1C，从而节约加工和/或制造成本。如果去除IC不可能或不划算，则可以将特定的IC/管芯位置标记为有缺陷的，并且在未来的加工和测试步骤中将不对该位置实施进一步的测试。这使得节约了测试成本。在本发明中，将堆叠IC制造中的这种逐层测试称为高良率层(KGL)测试。本发明的各个实施例涉及KGL测试，并且将在下文更详细地描述。
[0046]IC设计流程100(图1)进行到物理设计108，其中，产生了 IC设计布局。IC设计布局包括为IC 114设计的各种几何图案。几何图案与组成将要制造的IC器件114的各个部件的金属、氧化物或半导体材料层的图案对应。各个材料层结合以形成IC 114的每层中的各个IC部件。
[0047]使用IC设计布局，IC设计流程100 (图1)进行到掩模创建110，从而根据IC设计布局产生用于制造IC产品的各个层的一个或多个掩模。掩模创建110包括各种任务，诸如掩模数据准备，其中，将IC设计布局转换成可以被掩模写入器物理写入的形式，以及掩模制造，其中，将由掩模数据准备而准备的设计布局修改为依从特定的掩模写入器和/或掩模制造机，然后制造掩模。
[0048]在制造掩模(或多个掩模)之后，IC设计流程100 (图1)进行到IC制造112。可以通过大量的制造设施来完成IC制造。例如，可能存在用于多个IC产品的前段制造(即，前段制程(FEOL)制造)的制造设施，而第二制造设施可以提供用于IC产品的互连和封装的后段制造(即，后段制程(BEOL)制造)，并且第三制造设施可以提供用于晶圆代工(foundry)业务的其他服务。
[0049]在一个实施例中，使用掩模(或多个掩模)制造半导体晶圆以形成IC器件114。半导体晶圆包括硅衬底或具有形成在其上的材料层的其他合适的衬底。其他合适的衬底材料包括另一合适的元素半导体，诸如，金刚石或锗；合适的化合物半导体，诸如，碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如，碳化硅锗、磷砷化镓或磷化镓铟。半导体晶圆还可以包括各种掺杂区、介电部件和多级互连件(在随后的制造步骤中形成)。在本实施例中，IC器件114包括形成在衬底上方的基层和形成在基层上方的多个上层。基层和多个上层可以使用层通孔(through-layer vias) (TLV)互连。当制造了 IC 114的每一层时,实施根据本发明的各个方面的KGL测试以检测IC 114上的故障。
[0050]在制造了 IC器件并且测试无故障之后，在将IC器件发往市场之前，通常对其进行封装和进一步的测试工艺。
[0051]图2示出了根据本发明的各方面的作为电路设计106(图1)的部分的KGL测试插入和测试模式生成的方法200的实施例。KGL测试方法200接收设计202，其中，IC 114的电路已经被划分为基层和多个上层，每一层都具有扫描触发器和/或适合于扫描测试的其他电路部件。
[0052]图3中示出了设计202的一个实例。如图3中所示，设计202包括基层380、第一上层381和第二上层382。基层380包括两组扫描触发器302和304以及两个逻辑云301和303。第一上层381包括三组扫描触发器312、314和316以及一个逻辑云311。第二上层382包括两组扫描触发器322和324以及两个逻辑云321和323。在一层和另一层之间可以存在互连件。在一个实施例中，为了扫描测试的目的，在一层中的一些扫描触发器已经嵌入(stitched)到称为扫描段的一个或多个串行移位寄存器内。对于以下讨论，在不限制本发明的情况下，以与扫描触发器相同的方式处理预嵌入扫描段。在一个实施例中，扫描触发器是基于寄存器的。在一个实施例中，扫描触发器是基于锁存器的。
[0053]KGL测试方法200 (图2)进行到操作212以产生多个扫描输入端、多个扫描输出端、扫描使能信号和扫描时钟信号。随后将设计202中的扫描触发器嵌入到多个扫描链中。参考图4，为了简化的目的，仅示出了扫描链，而省略了扫描使能信号、扫描时钟信号和设计202的多个部件。然而，本领域普通技术人员应该认识到，这种省略不限制本发明的发明范围。
[0054]参考图4，在本实施例中，为了扫描测试的目的，第二上层382包括1焊盘422a、422b、424a、424b、426a、426b和428。根据本发明的各个方面，包括输入焊盘428以用于控制各个KGL测试电路。在一个实施例中，这些1焊盘共享IC 114的功能引线。设计202还包括三个扫描链。第一扫描链包括作为扫描输入端的1焊盘422a、作为扫描输出端的1焊盘422b和多个扫描触发器430。扫描输入端422a通过节点446连接到扫描触发器430的输入端。扫描触发器430的输出端通过节点448连接到扫描输出端422b。第二扫描链包括作为扫描输入端的1焊盘424a、作为扫描输出端的1焊盘424b以及三组扫描触发器431、432和433。扫描输入端424a通过节点442连接到扫描触发器431的输入端。扫描触发器431的输出端通过节点450连接到扫描触发器432的输入端。扫描触发器432的输出端通过节点458连接到扫描触发器433的输入端。扫描触发器433的输出端通过节点452连接到扫描输出端424b。第三扫描链包括作为扫描输入端的1焊盘426a、作为扫描输出端的1焊盘426b以及三组扫描触发器434、435和436。扫描输入端426a通过节点444连接到扫描触发器434的输入端。扫描触发器434的输出端通过节点454连接到扫描触发器435的输入端。扫描触发器435的输出端通过节点460连接到扫描触发器436的输入端。扫描触发器436的输出端通过节点456连接到扫描输出端426b。在以下讨论中，为了简化的目的，每个扫描链都由其扫描输入端和扫描输出端对表不。例如，第一扫描链表不为 422a/422b。
[0055]KGL测试方法200 (图2)进行到操作214，其中，将KGL测试电路插入到设计202中，从而产生KGL测试兼容(compliant)设计204。参考图5，KGL测试电路包括位于基层380中的多个测试1焊盘404a、404b、406a和406b ;位于第一上层381中的多个测试1焊盘412a、412b、414a、414b、416a和416b ;多个测试控制元件501,502,503和504 ;多个多路复用器511、512、513、514、521、522、523和524 ;以及连接测试控制元件、多路复用器和扫描链的多个节点。下文将更详细地描述测试控制元件和多路复用器的多个功能。
[0056]KGL测试电路中存在至少两种类型的多路复用器:扫描输入旁路多路复用器和扫描输出旁路多路复用器。扫描输入旁路多路复用器具有将扫描链的扫描移位数据从一层的输入端直接传送到该层的输出端的功能，从而绕过位于该层的输入端和输出端之间的扫描链的扫描触发器。参考图5，在本实施例中，多路复用器511、513、522和524是扫描输入旁路多路复用器。将多路复用器522作为实例，扫描输入端424a通过节点553连接到扫描触发器431的输入端和多路复用器522的输入端。扫描触发器431的输出端连接到多路复用器522的另一输入端。测试控制元件503的输出端通过节点507连接到多路复用器522的选择输入端。这样，取决于测试控制兀件503的值,来自扫描输入端424a或扫描触发器431的输出端的扫描移位数据可以通过多路复用器522传送到节点555。其他扫描输入旁路多路复用器可以进行类似的分析。层中的扫描输出旁路多路复用器具有将数据从较低层的输出端或该层中的扫描链的扫描输入旁路多路复用器的输出端朝向扫描链的扫描输出端传送到该层的输出端的功能。再次参考图5，在本实施例中，多路转化器512、514、521、513和525是扫描输出旁路多路复用器。将多路复用器523作为实例，多路复用器523的输入端通过节点559连接到层381的输出端。多路复用器523的另一输入端通过节点555连接到扫描输入旁路多路复用器522的输出端。多路复用器523的选择输入端通过节点508连接到测试控制元件504。多路复用器523的输出端通过节点560连接到扫描输出端424b。这样，取决于测试控制元件504的值，来自层381或来自扫描输入旁路多路复用器522的数据可以传送到扫描输出端424b。其他扫描输出旁路多路复用器可以进行类似的分析。参考图5进行进一步的观察。在本实施例中，当扫描链从一层到另一层时，对于每层中的每个扫描链，都存在一对扫描输入旁路多路复用器和扫描输出旁路多路复用器，除了第二上层382中的扫描链422a/422b之外。这是因为第二上层382不包括扫描链422a/422b的任何扫描触发器，并且第二上层382中的用于扫描链422a/422b的扫描输入旁路多路复用器退化为线并且合并到节点550中。
[0057]测试控制元件501、502、503和504设定多路复用器，使得堆叠IC 114 (设计204)的扫描测试可以逐层进行。在本发明的后面部分中将更详细地说明这一点。此外，在如图5所示的实施例中，将测试控制元件501、502、503和504实现为由1焊盘428控制的串行移位寄存器链。如图6所示，在另一实施例中，将测试控制元件428和429实现为第二上层382中的1焊盘，而将测试控制元件501和502实现为串行移位寄存器，测试控制元件501和502至少由第一上层381中的1焊盘418控制，并且也可以由第二上层382中的1焊盘429控制。可以将多个测试控制元件实现为串行移位寄存器和1焊盘的组合。如图7所示，在又一实施例中，将第二上层382中的测试控制元件503和504实现为存储元件(诸如，寄存器)，其通过可编程接口 428 (诸如，IEEE 1149.1接口或IEEE 1500接口)进行编程。在另一实施例中，测试控制元件501的输出可以反馈到第二上层382并且可以连接到另一 1焊盘。这可以用于监测测试控制元件501至504的值。
[0058]再次参考图2，虽然在本实施例中操作212和214作为单独的操作示出，但是在另一实施例中它们可以结合。而且，在其他实施例中，可以以不同的顺序实施操作212和214，并且在操作212和214之前、之后或之间可以实施额外的操作。
[0059]在生产出设计204之后，KGL测试方法200 (图2)进行到操作216，其中，产生了KGL测试模式。在逐层的基础上产生KGL测试模式，这将结合图9A至图9H在图8中示出。
[0060]参考图8，KGL测试模式产生流程216的实施例开始于操作810，其中，将设计204设成适合扫描测试的测试模式(所谓的扫描测试模式)。在一个实施例中，操作810包括通过输入焊盘将设计204设定成扫描测试模式。在另一实施例中，操作810包括通过可编程接口(诸如，IEEE 1149.1接口或IEEE 1500接口)将设计204设定成扫描测试模式。
[0061]KGL测试模式产生流程216 (图8)进行到操作812，其中，使用I/O焊盘在基层380中产生用于基层380的测试模式。参考图9A，在1焊盘404a和404b之间形成包括扫描触发器433的扫描链,并且在1焊盘406a和406b之间形成包括扫描触发器436的另一个扫描链。通过这样配置设计204，由工具包800 (诸如市场上可以买到的ATPG工具)产生用于检测基层380中的故障的测试模式。在操作812(图8)期间忽略层381和382 (图9A)，这是因为当在IC器件114 (设计204)的制造期间测试基层380时，甚至可能还不存在层381和382。在一个实施例中，在操作812中，将从上层到基层380的输入信号作为未知处理，并且在扫描输出端404b和406b处观察不到。在一个实施例中，使用扫描模式复用方法将从上层到基层380的输入信号指定为固定的逻辑值以增加基层380的故障范围。
[0062]KGL测试模式产生流程216 (图8)进行到操作814以使用第一上层381中的1焊盘产生用于第一上层381的测试模式。在IC器件114 (设计204)的制造期间，一旦在基层380上方形成第一上层381，则基层380中的1焊盘可能不可进入。参考图9B，通过测试1焊盘418将测试控制元件501和502分别设定为值“ I”和值“O”。在这种配置下，第一扫描链形成在1焊盘412a和412b之间，第二扫描链形成在1焊盘414a和414b之间，并且第三扫描链形成在1焊盘416a和416b之间。忽略层380和382。
[0063]再次参考图9B，用于扫描链412a/412b的扫描移位操作如下:数据通过节点550从扫描输入端412a到达扫描触发器430的输入端，并且通过节点551从扫描触发器430的输出端到达扫描输出端412b。
[0064]再次参考图9B，用于扫描链414a/414b的扫描移位操作如下:数据通过节点555从扫描输入端414a到达触发器432的输入端，通过节点556从触发器432的输出端到达多路复用器511的输入端，通过节点557从多路复用器511的输出端到达多路复用器512的输入端，并且通过节点559从多路复用器512的输出端到达扫描输出端414b。用于扫描链416a/416b的扫描移位操作可以进行类似的分析。
[0065]操作814执行工具包800以使用这种配置下的设计204(图9B)产生用于检测故障的测试模式。
[0066]KGL测试模式产生流程216 (图8)进行到操作816以绕过第一上层381中的扫描触发器430、432和435。参考图9C，通过测试1焊盘418将测试控制元件501和502分别设定为值“O”和值“O”。在这种配置下，扫描移位数据从扫描输入端414a和416a到达各自的扫描输出端414b和416b，而没有通过第一上层381中的扫描触发器。对于这个操作，忽略了扫描链412a/412b，因为其不具有相关的旁路多路复用器。再次执行工具包800以使用这种配置下的设计204(图9C)产生用于检测故障的测试模式。
[0067]KGL测试模式产生流程216 (图8)进行到操作818，其中，使用第一上层381中的1焊盘产生了用于层381和380的测试模式。参考图9D，通过测试1焊盘418将测试控制元件501和502分别设定为值“O”和值“I”。在这种配置下，来自1焊盘414a和416a的扫描移位数据在分别返回至1焊盘414b和416b之前都通过层381和层380。
[0068]再次参考图9D，用于扫描链414a/414b的扫描移位操作如下:数据通过节点555从扫描输入端414a到达多路复用器511的输入端，通过节点557从多路复用器511的输出端到达扫描触发器433的输入端，通过节点558从扫描触发器433的输出端到达多路复用器512的输入端，以及通过节点559从多路复用器512的输出端到达扫描输出端414b。用于扫描链416a/416b的扫描移位操作可以进行类似的分析。
[0069]再次执行工具包800以使用这种配置下的设计204(图9D)产生用于检测故障的测试模式。
[0070]在一个实施例中，操作818将测试控制元件501和502分别设定为值“ I ”和值“ I ”。在这种配置下，扫描移位数据通过第一上层381和基层380，第一上层381和基层380包括扫描触发器432、433、435和436。使用这种配置的设计204可产生测试模式。
[0071]KGL测试模式产生流程216 (图8)进行到操作820。如果不再有要进行故障测试的上层，则KGL测试模式产生流程216终止，并且将到现在为止产生的测试模式存储到数据文件822中。如在本实施例中的层382的情况，如果还有需要进行故障测试的上层，则KGL测试模式产生流程216进行到操作814以在第二上层382使用1焊盘产生用于第二上层382的测试模式。在IC器件114 (设计204)的制造期间，一旦在第一上层381上方形成第二上层382，则层381和层380中的1焊盘可能就不可进入。
[0072]参考图9E，操作814通过1焊盘428将测试控制元件503和504分别设定为值“I”和值“O”。在这种配置下，第一扫描链形成在1焊盘424a和424b之间，并且第二扫描链形成在1焊盘426a和426b之间。忽略1焊盘422a和422b，因为在层382中它们之间没有扫描触发器。也忽略层380和层382。
[0073]再次参考图9E，用于扫描链424a/424b的扫描移位操作如下:数据通过节点553从扫描输入端424a到达触发器431的输入端，通过节点554从触发器431的输出端到达多路复用器522的输入端，通过节点555从多路复用器522的输出端到达多路复用器523的输入端，以及通过节点560从多路复用器523的输出端到达扫描输出端424b。用于扫描链426a/426b的扫描移位操作可以进行类似的分析。
[0074]操作814再次执行工具包800以使用这种配置下的设计204(图9E)产生用于检测故障的测试模式。
[0075]KGL测试模式产生流程216 (图8)进行到操作816以绕过第二上层382中的扫描触发器431和434。参考图9F，通过1焊盘428将测试控制元件503和504分别设定为值“O”和值“O”。在这种配置下，扫描移位数据从扫描输入端422a、424a和426a到达各自的扫描输出端422b、424b和426b，而不通过第二上层382中的扫描触发器。再次执行工具包800以使用这种配置下的设计204(图9F)产生用于检测故障的测试模式。
[0076]KGL测试模式产生流程216 (图8)进行到操作818，其中，在第二上层382中使用1焊盘产生用于层382、381和380的测试模式。参考图9G，通过1焊盘428将测试控制元件501、502、503和504分别设定为值“I”、值“O”、值“O”和值“I”。在这种配置下，来自1焊盘422a、424a和426a的扫描移位数据在分别返回至1焊盘422b、424b和426b之前均经过层382和层381。
[0077]再次参考图9G，用于扫描链424a/424b的扫描移位操作如下:数据通过节点553从扫描输入端424a到达多路复用器522的输入端，通过节点555从多路复用器522的输出端到达扫描触发器432的输入端，通过节点556从扫描触发器432的输出端到达多路复用器511的输入端，通过节点557从多路复用器511的输出端到达多路复用器512的输入端，通过节点559从多路复用器512的输出端到达多路复用器523的输入端，以及通过节点560从多路复用器523的输出端到达扫描输出端424b。用于扫描链422a/422b和426a/426b的扫描移位操作可以进行类似的分析。
[0078]再次执行工具包800以使用这种配置下的设计204(图9G)产生用于检测故障的测试模式。
[0079]操作818可以通过1焊盘428将测试控制元件501、502、503和504设定为值的其他组合，以便于获得用于层382、381和380的期望的测试范围。关于这一点，图9H示出了由操作818设定的另一配置。参考图9H，将测试控制元件501、502、503和504分别设定为值“O”、值“I”、值“O”和值“I”。在这种配置下，扫描链424a/424b(426a/426b)包括用于从第二上层382测试基层380的扫描触发器433 (436)。
[0080]通过如图5所示的KGL扫描测试架构的实施例，到现在为止示出了用于电路设计阶段106 (图1)的单片堆叠IC 114的逐层KGL测试模式产生流程。图10示出了 KGL扫描测试架构的另一个实施例，其中，扫描输入旁路多路复用器退化。参考图10，可将设计204a视作设计204 (图5)的衍生物，其中，将设计204中的每个控制元件501和503都固定为值“1”，从而使控制元件501和503以及多路复用器511、513、522和524退化。图11示出了KGL扫描测试架构的又一实施例，其中，扫描输入旁路多路复用器和扫描输出旁路多路复用器均退化。参考图11，可以将设计204b视作设计204(图5)的衍生物，其中，将设计204中的控制元件501、502、503和504分别固定为值“ I”、值“O”、值“ I”和值“O”，并且从而使控制元件 501,502,503 和 504 以及多路复用器 511、512、513、514、522、523、524 和 525 退化。参考图8的KGL测试模式产生流程的原理均适用于设计204a和204b。
[0081]当在阶段112(图1)制造单片堆叠IC 114时，当制造出每一层时，测试模式(诸如存储在数据文件822 (图8)中的测试模式)适用于检测IC114的制造故障。这将结合图13A至图13E在图12中示出。
[0082]参考图12，示出了单片堆叠IC制造故障测试流程1200的实施例。测试流程1200开始于操作1210，其中，对晶圆进行处理以包括基层。图13A示出了用于IC 114的一个示例性基层1310。基层1310包括衬底1302。基层限定为具有两个表面1305和1307。在本实施例中，表面1305是基层的有源区侧，并且表面1307位于基层的金属侧。在一个实施例中，衬底1302是硅衬底。在一个实施例中，基层1310包括硅通孔(TSV)。
[0083]在接收基层1310之后，测试流程1200(图12)进行到操作1212，以准备用于故障测试的基层1310。参考图13B，探针焊盘1306附接至表面1307，并且通过表面1307与基层1310电接触。可以类似地附接适合于基层1310的故障测试的其他探针焊盘，诸如图9A中示出的 1 焊盘 404a、404b、406a 和 406b。
[0084]测试流程1200(图12)进行到操作1214，将测试模式施加到基层。已经根据如图8所示的KGL测试模式产生流程216的一个或多个实施例，使用诸如图9A中示出的扫描配置产生了测试模式。如果在基层1310发现了缺陷，则可以采取一些处理。例如，在晶圆图上可以将IC 114标记为坏的，并且在进一步的制造和工艺中将其丢弃。例如，可以修复基层1310以解决缺陷。
[0085]一旦基层1310满足进一步的IC制造，则测试流程1200 (图12)进行到操作1216，在基层上方形成上层。这在图13C和图13D中示出。图13C示出了在表面1307上方形成绝缘层1308。在一个实施例中，在形成绝缘层1308之前，去除(或分离)用于测试基层1310的探针焊盘(诸如探针焊盘1306)。可以通过在表面1307上方沉积诸如氧化物的介电材料层以及对介电材料层实施化学机械抛光(CMP)的工艺形成绝缘层1308。图13D示出了在绝缘层1308上方形成上层1320并且通过导电部件1322和层通孔1324与基层1310电接触。如图13D所示，在本实施例中，上层1320具有两个表面1315(有源区侧)和1317(金属区侧)，表面1315直接位于绝缘层1308上方。
[0086]形成上层1320可以通过多个工艺来完成。在一个实施例中，形成上层1320的工艺开始于接收新晶圆(供体晶圆)，在新晶圆的顶层中构建掺杂区以及在高温(诸如，约1000C )下活化掺杂区。该工艺还包括将氢注入掺杂区内，以用于在之后的步骤中切割掺杂区，将新晶圆接合至基层1310(包括绝缘层1308)，使得掺杂区直接位于基层1310上方，并且对新晶圆实施离子切割工艺，从而在基层1310上方留下掺杂区的薄层。该工艺还包括在掺杂区的薄层中形成浅沟槽隔离(STI)，以限定用于层通孔的隔离区以及限定用于器件(诸如凹形沟道阵列晶体管(RCAT))的有源区。在一个实施例中，形成STI区包括在掺杂区中蚀刻浅沟槽，在浅沟槽内和掺杂区上方沉积诸如氧化物的介电材料层，以及对介电材料层实施化学机械抛光(CMP)工艺。形成上层1320的工艺还包括在由STI区限定的有源区内蚀刻栅极区，形成栅极氧化物和形成栅电极。该工艺还包括在上层1320内以及上层1320和基层1310之间形成互连结构。在一个实施例中，形成互连结构的工艺包括在上层1320的STI和有源区上方形成介电材料层，对介电材料层实施CMP工艺，蚀刻介电材料层和/或STI区以形成层通孔和/或RCAT接触沟槽，将诸如铜的导电材料沉积到通孔和/或沟槽内，以及对导电材料实施另一 CMP工艺。
[0087]如图13E所示，随着在基层1310上方直接形成上层1320，测试流程1200(图12)进行到操作1218，准备用于故障测试的基层1310和上层1320。参考图13E，探针焊盘1316附接至表面1317并且通过表面1317与上层1320电接触。可以类似地附接适合于上层1320的故障测试的其他探针焊盘，诸如图9B中示出的1焊盘412a、412b、414a、414b、416a和416b。
[0088]测试流程1200(图12)进行到操作1220，将测试模式施加到上层1320和基层1310。已经根据如图8所示的KGL测试模式产生流程216的一个或多个实施例，使用诸如图9B、图9C和图9D中示出的扫描配置产生了测试模式。如果在该层中发现缺陷，则可以采取一些处理。例如，可以在晶圆上将IC 114标记为坏的并且在进一步的制造和工艺中将其丢弃。例如，可以修复上层1320以解决缺陷。
[0089]测试流程1200(图12)进行到操作1222。如果不再需要制造上层，则在操作1224中完成KGL测试流程，并且可以在操作1225中对完成的堆叠IC 114实施进一步测试。例如，当现在IC 114的所有层和所有连接件均已经完成时，可以实施IC 114的高良率管芯(KGD)测试以获得较高的测试范围。例如，可以将IC 114从晶圆切除，进行封装和与封装件一起进行再次测试。
[0090]如果还有将要制造和测试的上层，则测试流程1200 (图12)返回到操作1216，并且重复之前提及的形成和测试堆叠IC 114的上层的工艺。
[0091]上面概述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于与本文所介绍实施例执行相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员还应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以对本发明进行多种变化、替换以及改变。
[0092]在一个示例性方面，本发明涉及位于IC的第一层中的单片堆叠集成电路(IC)高良率层(KGL)测试电路。该IC包括第一层和第二层。第一层是IC的上层，并且第一层包括扫描段。测试电路包括连接到扫描段的输入端的第一测试输入端，以接收第一扫描移位数据。测试电路还包括第一多路复用器。第一多路复用器包括第一数据输入端、第二数据输入端、第一选择输入端和第一数据输出端，其中，第一数据输入端连接到第一测试输入端，并且第二数据输入端连接到扫描段的输出端。测试电路还包括连接到第一数据输出端的第一测试输出端，以将第二扫描移位数据传送到第二层。测试电路还包括第二测试输入端，以从第二层接收第三扫描移位数据。测试电路还包括第二多路复用器。第二多路复用器包括第三数据输入端、第四数据输入端、第二选择输入端和第二数据输出端，其中，第三数据输入端连接到第二测试输入端，并且第四数据输入端连接到第一数据输出端。测试电路还包括连接到第二数据输出端的第二测试输出端以传送第四扫描移位数据。测试电路还包括连接到第一选择输入端的第一控制元件。测试电路还包括连接到第二选择输入端的第二控制元件。
[0093]在另一示例性方面，本发明涉及单片堆叠集成电路(IC)高良率层(KGL)测试模式产生方法。该方法包括接收IC的电路设计。该电路设计包括第一层、第二层和扫描链。扫描链包括第一层中的第一扫描段和第二层中的第二扫描段。第二层包括连接到第二扫描段的输入端的第一测试输入端。第二层还包括第一多路复用器。第一多路复用器包括第一数据输入端、第二数据输入端、第一选择输入端和第一数据输出端，其中，第一数据输入端连接到第一测试输入端，并且第二数据输入端连接到第二扫描段的输出端。第二层还包括连接到第一数据输出端的第一测试输出端。第二层还包括第二测试输入端和第二多路复用器。第二多路复用器包括第三数据输入端、第四数据输入端、第二选择输入端和第二数据输出端，其中，第三数据输入端连接到第二测试输入端，并且第四数据输入端连接到第一数据输出端。第二层还包括连接到第二数据输出端的第二测试输出端。第一层包括连接到第一扫描段的输入端的第三测试输入端、第三测试输出端以及用于将第三测试输出端连接到第一扫描段的输出端的工具。电路设计还包括用于将第一测试输出端连接到第三测试输入端的工具以及用于将第三测试输出端连接到第二测试输入端的工具。该方法还包括将第三测试输入端配置为扫描输入端、将第三测试输出端配置为扫描输出端以及产生用于检测第一层中的故障的测试模式。该方法还包括将第一测试输入端配置为另一扫描输入端、将第二测试输出端配置为另一扫描输出端以及产生用于检测第二层中的故障的测试模式。
[0094]在另一示例性方面，本发明涉及单片堆叠集成电路(IC)制造故障测试方法。测试方法包括接收IC的基层，其中，基层包括衬底、第一表面和第二表面。测试方法还包括将多个第一探针焊盘附接至第一表面，其中，多个第一探针焊盘与基层电接触。测试方法还包括通过多个第一探针焊盘施加第一故障测试。测试方法还包括在基层上方形成绝缘层。测试方法还包括在绝缘层上方形成IC的上层。上层具有第三表面和第四表面。第三表面位于绝缘层上方。上层与基层电接触。测试方法还包括将多个第二探针焊盘附接至第四表面，其中，多个第二探针焊盘与上层电接触。测试方法还包括通过多个第二探针焊盘施加第二故障测试。
【权利要求】
1.一种单片堆叠集成电路(1C)，包括:位于所述IC的第一层中的高良率层(KGL)测试电路和扫描段，其中，所述第一层是所述IC的上层，所述KGL测试电路包括: 第一测试输入端，连接至所述扫描段的输入端，以接收第一扫描移位数据； 第一多路复用器，所述第一多路复用器具有第一数据输入端、第二数据输入端、第一选择输入端和第一数据输出端，其中，所述第一数据输入端连接到所述第一测试输入端，并且所述第二数据输入端连接到所述扫描段的输出端； 第一测试输出端，连接到所述第一数据输出端，以将第二扫描移位数据传送到第二层； 第二测试输入端，以从所述第二层接收第三扫描移位数据； 第二多路复用器，所述第二多路复用器具有第三数据输入端、第四数据输入端、第二选择输入端和第二数据输出端，其中，所述第三数据输入端连接到所述第二测试输入端，并且所述第四数据输入端连接到所述第一数据输出端； 第二测试输出端，连接到第二数据输出端，以传送第四扫描移位数据； 第一控制元件，连接到所述第一选择输入端；以及 第二控制元件，连接到所述第二选择输入端。
2.根据权利要求1所述的1C，其中: 所述第一控制元件是:到所述第一层的输入端、或位于所述第一层中的可编程寄存器；以及 所述第二控制元件是:到所述第一层的另一输入端、或位于所述第一层中的另一可编程寄存器。
3.根据权利要求1所述的1C，其中，所述控制元件是使用以下方式中的一种编程的寄存器: 第二扫描链，所述第二扫描链具有所述控制元件； IEEE 1149.1 接口 ；以及 IEEE 1500 接口。
4.根据权利要求1所述的1C，其中: 所述第二层是以下之一:所述IC的基层和所述IC的另一上层；以及 所述第一层位于所述第二层上方。
5.根据权利要求1所述的1C，其中: 所述扫描段不包括扫描触发器，从而所述第一多路复用器退化；以及 所述第一测试输出端和所述第四数据输入端连接到所述第一测试输入端。
6.根据权利要求1所述的1C，其中，所述扫描段基于寄存器。
7.根据权利要求1所述的1C，其中: 所述第一控制元件是固定值，从而所述第一控制元件和所述第一多路复用器退化；以及 所述第一测试输出端和所述第四数据输入端连接到所述扫描段的输出端。
8.根据权利要求1所述的1C，其中: 所述控制元件是固定值，从而所述控制元件和所述多路复用器退化；以及 所述第二测试输出端连接到所述扫描段的输出端。
9.一种用于产生单片堆叠集成电路(IC)高良率层(KGL)测试模式的方法，所述方法包括: 接收所述IC的电路设计，其中: 所述电路设计包括第一层、第二层和扫描链； 所述扫描链包括位于所述第一层中的第一扫描段和位于所述第二层中的第二扫描段； 所述第二层包括: 第一测试输入端，连接至所述第二扫描段的输入端； 第一多路复用器，所述第一多路复用器具有第一数据输入端、第二数据输入端、第一选择输入端和第一数据输出端，其中，所述第一数据输入端连接到所述第一测试输入端，并且所述第二数据输入端连接到第二扫描段的输出端； 第一测试输出端，连接至所述第一数据输出端； 第二测试输入端； 第二多路复用器，所述第二电路复用器具有第三数据输入端、第四数据输入端、第二选择输入端和第二数据输出端，其中，所述第三数据输入端连接到所述第二测试输入端，并且所述第四数据输入端连接到所述第一数据输出端；和第二测试输出端，连接到所述第二数据输出端； 所述第一层包括连接至所述第一扫描段的输入端的第三测试输入端、第三测试输出端和将所述第三测试输出端连接到所述第一扫描段的输出端的装置；并且 所述电路设计还包括将所述第一测试输出端连接到所述第三测试输入端的装置和将所述第三测试输出端连接到所述第二测试输入端的装置； 将所述第三测试输入端配置为扫描输入端； 将所述第三测试输出端配置为扫描输出端； 产生用于检测所述第一层中的故障的测试模式； 将所述第一测试输入端配置为另一扫描输入端； 将所述第二测试输出端配置为另一扫描输出端；以及 产生用于检测所述第二层中的故障的测试模式。
10.一种单片堆叠集成电路(IC)高良率层(KGL)故障测试方法，包括: 接收所述IC的基层，所述基层具有衬底、第一表面和第二表面； 将多个第一探针焊盘附接至所述第一表面，所述多个第一探针焊盘与所述基层电接触； 通过所述多个第一探针焊盘施加第一故障测试； 在所述基层上方形成绝缘层； 在所述绝缘层上方形成所述IC的上层，其中，所述上层具有第三表面和第四表面，所述第三表面位于所述绝缘层上方，并且所述上层与所述基层电接触； 将多个第二探针焊盘附接至所述第四表面，所述多个第二探针焊盘与所述上层电接触；以及 通过所述多个第二探针焊盘施加第二故障测试。
【文档编号】G01R31/3177GK104515952SQ201410490077
【公开日】2015年4月15日 申请日期:2014年9月23日 优先权日:2013年9月27日
【发明者】桑迪·库马·戈埃尔, 阿肖克·梅赫塔 申请人:台湾积体电路制造股份有限公司