一种半导体测试结构的制作方法
【专利摘要】本实用新型提供一种半导体测试结构，所述半导体测试结构包括第一测试结构、第二测试结构、第三测试结构或第四测试结构，所述第一测试结构、第二测试结构或第三测试结构通过多晶硅栅极或金属线顺次连接组成串联结构。在所述半导体测试结构中，同时包含共享接触插塞和普通接触插塞，可以同时实现对共享接触插塞和普通接触插塞性能的测试，及时找出共享接触插塞和普通接触插塞工艺中所存在的问题。
【专利说明】一种半导体测试结构
【技术领域】
[0001] 本实用新型涉及一种半导体【技术领域】，特别是涉及一种半导体测试结构。
【背景技术】
[0002] 随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总 产值以每年超过30%的速度发展，晶态随机存储器（SRAM, Static Random Access Memory) 作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重 要部件，其因为具有功耗小、读取速度高等优点而广泛应用于数据的存储。
[0003] 在器件的特征尺寸（⑶，Critical Dimension)进入深亚微米阶段后，为了更大的 数据存储量以及节省芯片空间，共享接触插塞（Share Contact)已广泛应用在晶态随机存 储器（SRAM)制作中。
[0004] 接触插塞是连接前道晶体管和后道金属配线的通道，既要连接栅极，又要连接到 源极和漏极，它的刻蚀的好与坏直接影响到存储器件的特性和产品的良率。
[0005] 现有工艺中，普通接触插塞的测试结构如图1所示，在每个有源区10的长度方向 上的两侧生成普通接触插塞11，相邻两有源区的相邻普通接触插塞之间通过顶端的金属线 12连接成串联结构，所述串联结构两端的普通接触插塞11与一测试焊垫13相连接。在测 试的过程中，只需要所述普通接触插塞测试结构两端的测试焊垫13上分别施加存在差值 的电源，或一段测试焊垫13上施加电压，另一端测试焊垫13接地，就可以根据所测得的电 阻值来判断所述测试结构中的普通接触插塞是否存在问题。
[0006] 然而，在现有的工艺技术中，对于接触插塞的WAT(Wafer Acceptance Test)测试 还仅限于对于普通接触插塞的测试，还没有涉及到对共享接触插塞的检测。而在半导体制 备工艺中，共享接触插塞通过在共享接触孔中填充金属而形成，应一部分位于多晶硅栅极 中，另一部分连接于有源区中，由于多晶硅栅极与有源区之间有绝缘层栅极氧化层隔绝，如 果共享接触孔刻蚀工艺存在问题，在形成共享接触插塞以后，多晶硅栅极与有源区不能通 过共享接触插塞相互连接，从而使得包含有该共享接触插塞的半导体器件在使用的过程中 出现断路。
[0007] 鉴于此，有必要设计一种可以用于测试共享接触插塞的半导体测试结构以解决上 述技术问题。 实用新型内容
[0008] 鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体测试结 构，用于解决现有技术中没有检测共享接触插塞的测试结构，不能对共享接触插塞进行WAT 测试问题。为了便于描述，本申请中，将共享接触插塞定义为第一接触插塞，将普通接触插 塞定义为第二接触插塞。
[0009] 为实现上述目的及其他相关目的，本实用新型提供一种半导体测试结构，所述半 导体测试结构包括：第一测试结构，所述第一测试结构包括：两个第一有源区，所述两第一 有源区包括第一端和第二端；多晶硅栅极，位于两第一有源区之间的栅氧化层上，所述多晶 娃栅极的每一端分别与一所述第一有源区的第一端重叠；第一接触插塞，位于所述第一有 源区中，其中，所述第一接触插塞的一部分位于所述第一有源区和多晶硅栅极的重叠区域； 第二接触插塞，完全位于至少一所述第一有源区中，且位于所述第一有源区的第二端。
[0010] 作为本实用新型的半导体测试结构的一种优选方案，所述两第一有源区的第二端 均设置有第二接触插塞。
[0011] 作为本实用新型的半导体测试结构的一种优选方案，所述一第一有源区的第二端 设置有第二接触插塞，另一第一有源区的第二端设置有第一接触插塞。
[0012] 作为本实用新型的半导体测试结构的一种优选方案，所述半导体测试结构还包括 第二测试结构，所述第二测试结构包括第二有源区和第一接触插塞，所述第一接触插塞位 于所述第二有源区的两端；所述第二有源区中的第一接触插塞与位于所述第一有源区第二 端的第一接触插塞通过多晶硅栅极相连。
[0013] 作为本实用新型的半导体测试结构的一种优选方案，所述半导体测试结构还包 括第三测试结构，所述第三测试结构包括：第三有源区，包括第一端和第二端；第一接触插 塞，位于所述第三有源区的第一端；第二接触插塞，位于所述第三有源区的第二端；所述第 三有源区中的第一接触插塞与所述第二有源区中的第一接触插塞通过多晶硅栅极相连；所 述第三有源区中的第二接触插塞与所述第一有源区中的第二接触插塞通过金属线相连。
[0014] 作为本实用新型的半导体测试结构的一种优选方案，所述半导体测试结构还包括 第四测试结构，所述第四测试结构包括第四有源区和第二接触插塞，所述第二接触插塞位 于所述第四有源区的两端；所述第四有源区中的第二接触插塞与所述第一有源区中的第二 接触插塞通过金属线相连。
[0015] 作为本实用新型的半导体测试结构的一种优选方案，所述第一测试结构包括至少 两个互相平行，两端对应的所述第一有源区；所述第一有源区的所述第二端均为第二接触 插塞。
[0016] 作为本实用新型的半导体测试结构的一种优选方案，所述半导体测试结构包括第 一测试结构、第二测试结构、第三测试结构或第四测试结构，所述第一测试结构、第二测试 结构或第三测试结构通过多晶硅栅极或金属线顺次连接组成串联结构。
[0017] 作为本实用新型的半导体测试结构的一种优选方案，所述半导体测试结构中包括 至少两长度一致，两端对齐的第一有源区。
[0018] 作为本实用新型的半导体测试结构的一种优选方案，所述第一接触插塞和第二接 触插塞中的金属为钨、铜、铝或钥。
[0019] 作为本实用新型的半导体测试结构的一种优选方案，所述串联结构的最末端为第 二接触插塞，且通过金属线与一测试焊垫连接，构成测试端口。
[0020] 如上所述，本实用新型的半导体测试结构，具有以下有益效果：在所述半导体测试 结构中，同时包含共享接触插塞和普通接触插塞，可以同时实现对共享接触插塞和普通接 触插塞性能的测试，及时找出共享接触插塞和普通接触插塞工艺中所存在的问题。
【专利附图】
【附图说明】
[0021] 图1显示为现有技术中普通接触插塞测试结构的示意图。
[0022] 图2显示为本实用新型实施例一中提供的半导体测试结构中的第一测试结构的 示意图。
[0023] 图3显示为本实用新型实施例一中提供的半导体测试结构中的第二测试结构的 示意图。
[0024] 图4显示为本实用新型实施例一中提供的半导体测试结构中的第三测试结构的 示意图。
[0025] 图5显示为本实用新型实施例一中提供的半导体测试结构中的第四测试结构的 示意图。
[0026] 图6显示为本实用新型实施例一中提供的半导体测试结构中的第一测试结构通 过金属线连接形成的串联结构示意图。
[0027] 图7显示为本实用新型实施例一中提供的半导体测试结构中的第一测试结构、第 二测试结构、第三测试结构和第四测试结构相互连接形成的串联结构示意图。
[0028] 图8显示为本实用新型实施例二中提供的半导体测试结构中的第一测试结构的 示意图。
[0029] 图9显示为本实用新型实施例二中提供的半导体测试结构中的第一测试结构、第 二测试结构和第三测试结构相互连接形成的串联结构示意图。
[0030] 元件标号说明
[0031] 10 有源区
[0032] 11 普通接触插塞
[0033] 12、24 金属线
[0034] 13,25 测试焊垫
[0035] 20 第一测试结构
[0036] 200 第一有源区
[0037] 2001 第一有源区的第一端
[0038] 2002 第一有源区的第二端
[0039] 201 多晶硅栅极
[0040] 202 第一接触插塞
[0041] 203 第二接触插塞
[0042] 21 第二测试结构
[0043] 210 第二有源区
[0044] 22 第三测试结构
[0045] 220 第三有源区
[0046] 2201 第三有源区的第一端
[0047] 2202 第三有源区的第二端
[0048] 23 第四测试结构
[0049] 230 第四有源区
【具体实施方式】
[0050] 以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说 明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另 外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应 用，在没有背离本实用新型的精神下进行各种修饰或改变。
[0051] 请参阅图2至图9。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用 以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新 型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小 的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新 型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如"上"、"下"、"左"、 "右"、"中间"及"一"等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的 范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的 范畴。
[0052] 实施例一
[0053] 请参阅图2,本实用新型提供一种半导体测试结构，所述半导体测试结构包括：第 一测试结构20,所述第一测试结构20包括：两个第一有源区200,所述两第一有源区200 包括第一端2001和第二端2002 ;多晶硅栅极201，位于两有源区200之间的栅氧化层（未 示出）上，所述多晶硅栅极201的每一端分别与一所述第一有源区的第一端2001重叠；第 一接触插塞202 (即共享接触插塞），位于所述第一有源区200中，其中，所述第一接触插 塞202的一部分位于所述第一有源区200和多晶硅栅极201的重叠区域；第二接触插塞 203 (即普通接触插塞），完全位于至少一所述第一有源区200中，且位于所述第二端2002。
[0054] 具体的，本实施例中，所述第一测试结构20中所包括的第二接触插塞203为两个。 所述两第二接触插塞203分别位于所述两第一有源区200的第二端2002,如图2所示。
[0055] 具体的，所述第一测试结构20所包含的两个第一有源区200长度一致，两端对齐。
[0056] 具体的，所述第一接触插塞202是通过在共享接触孔中填充金属而制得，所述第 二接触插塞203是通过在正常接触孔中填充金属而制得。所述第一接触插塞202和第二接 触插塞203中的金属为鹤、铜、错或钥。
[0057] 请参阅图3,所述半导体测试结构中还可以包括第二测试结构21，所述第二测试 结构21包括第二有源区210和第一接触插塞202,所述第一接触插塞202位于所述第二有 源区210的两端。在与所述第一测试结构20连接形成串联结构时，所述第二有源区210中 的第一接触插塞202与位于所述第一有源区200第二端2002的第一接触插塞202通过多 晶娃棚极201相连。
[0058] 具体的，所述第一接触插塞202是通过在共享接触孔中填充金属而制得。所述第 一接触插塞202中的金属为钨、铜、铝或钥。
[0059] 请参阅图4,所述半导体测试结构还可以包括第三测试结构22,所述第三测试结 构22包括：第三有源区220,包括第一端2201和第二端2202 ;第一接触插塞202,位于所述 第三有源区的第一端2201 ;第二接触插塞203,位于所述第三有源区220的第二端2202。在 所述第三测试结构22与所述第一测试结构20、第二测试结构21相连接形成串联结构时， 所述第三有源区220中的第一接触插塞202与所述第二有源区220中的第一接触插塞202 通过多晶硅栅极201相连；所述第三有源区220中的第二接触插塞203与所述第一有源区 200中的第二接触插塞203通过金属线24相连。
[0060] 具体的，所述第一接触插塞202是通过在共享接触孔中填充金属而制得，所述第 二接触插塞203是通过在正常接触孔中填充金属而制得。所述第一接触插塞202和第二接 触插塞203中的金属为鹤、铜、错或钥。
[0061] 请参阅图5,所述半导体测试结构还可以包括第四测试结构23,所述第四测试结 构23包括第四有源区230和第二接触插塞203,所述第二接触插塞203位于所述第四有源 区230的两端；所述第四有源区230中的第二接触插塞203与所述第一有源区200中的第 二接触插塞203通过金属24线相连。
[0062] 具体的，所述第二接触插塞203是通过在正常接触孔中填充金属而制得。第二接 触插塞203中的金属为鹤、铜、错或钥。
[0063] 优选地，所述第一有源区200长度一致，两端对齐。
[0064] 图6为由所述第一测试结构20通过金属线24连接形成的一种串联结构，所述串 联结构中应当包含至少一个所述第一测试结构20,优选地，所述串联结构中包含多个所述 第一测试结构20,所述第一测试结构20呈多行多列排列，如图6所示，所述相邻第一测试结 构20的第二接触插塞203通过金属线24相连接，形成串联结构，所述串联结构的最末端为 第二接触插塞203,且所述第二接触插塞203通过金属线24与一测试焊垫25连接，构成测 试端口。
[0065] 图7为由所述第一测试结构20、第二测试结构21、第三测试结构22和第四测试结 构23相互连接形成的另一种串联结构。由图7可知，所述串联结构包含至少一个第一测试 结构20,优选地，所述串联结构包含多行多列所述第一测试结构20。每列中相邻的所述第 一测试结构20的第二接触插塞203通过金属线24相连接形成子串联结构；所述子串联结 构末端的第二接触插塞203通过金属线24与一第三测试结构22的第二接触插塞203相连 接，两列中的所述第三测试结构22中的第一接触插塞202分别与一第二测试结构21两端 的第一接触插塞202通过多晶硅栅极201相连接；所述第四测试结构23位于整个串联结构 的一端，且所述第四测试结构23中的第二接触插塞203通过金属线24与相邻第一测试结 构20中的第二接触插塞203相连接，所述第一测试结构20、第二测试结构21、第三测试结 构22和第四测试结构23相互连接形成串联结构。所述串联结构的最末端为第二接触插塞 203,且所述第二接触插塞203通过金属线24与一测试焊垫25连接，构成测试端口。
[0066] 优选地，所述第一有源区200和第三有源区220长度一致，两端对齐。
[0067] 实施例二
[0068] 请参阅图8,本实用新型提供一种半导体测试结构，所述半导体测试结构包括：第 一测试结构20,所述第一测试结构20包括：两个第一有源区200,所述两第一有源区200 包括第一端2001和第二端2002 ;多晶硅栅极201，位于两有源区200之间的栅氧化层（未 示出）上，所述多晶硅栅极201的每一端分别与一所述第一有源区的第一端2001重叠；第 一接触插塞202(即共享接触插塞），位于所述第一有源区200中，其中，所述第一接触插 塞202的一部分位于所述第一有源区200和多晶硅栅极201的重叠区域；第二接触插塞 203 (即普通接触插塞），完全位于至少一所述第一有源区200中，且位于所述第二端2002。
[0069] 具体的，本实施例中，所述第一测试结构20中所包括的第二接触插塞203为一个。 所述一第一有源区200的第二端2002设置有第二接触插塞203,而另一第一有源区200的 第二端2002设置有一个第一接触插塞202,如图8所示。
[0070] 具体的，所述第一测试结构20所包含的两个第一有源区200长度一致，两端对齐。
[0071] 具体的，所述第一接触插塞202是通过在共享接触孔中填充金属而制得，所述第 二接触插塞203是通过在正常接触孔中填充金属而制得。所述第一接触插塞202和第二接 触插塞203中的金属为鹤、铜、错或钥。
[0072] 本实施例二中还应该包含有第二测试结构21、第三测试结构22和第四测试结构 23,所述第二测试结构21、第三测试结构22和第四测试结构23与实施例一中的第二测试结 构21、第三测试结构22和第四测试结构23的结构一致，这里不再累述。
[0073] 图9为由所述第一测试结构20、第二测试结构21和第三测试结构22相互连接形 成的又一种串联结构。由图9可知，所述第一测试结构20中第二端2002的第一接触插塞 202与一第二测试结构21 -端的第一接触插塞202通过多晶硅栅极201相连接，所述第二 测试结构21另一端的第一接触插塞202与一第三测试结构22中的第一接触插塞202通过 多晶硅栅极201相连接，所述第三测试结构22中的第二接触插塞203与第一测试结构20 中的第二接触插塞203通过金属线24相连接，所述第一测试结构20、第二测试结构21和第 三测试结构22依次连接成串联结构。所述串联结构的最末端为第二接触插塞203,且所述 第二接触插塞203通过金属线24与一测试焊垫25连接，构成测试端口。
[0074] 优选地，所述第一有源区200第二有源区210和第三有源区220三者长度一致，两 端对齐。
[0075] 需要说明的是，所述第一测试结构20、第二测试结构21、第三测试结构22和第四 测试结构23相互连接形成的串联结构不仅限于所述实施例一和实施例二中所述的几种， 可以为第一测试结构20、第二测试结构21、第三测试结构22和第四测试结构23四中测试 结构中至少一种的任意连接组合。
[0076] 综上所述，本实用新型提供一种半导体测试结构，在所述半导体测试结构中，同时 包含共享接触插塞和普通接触插塞，可以同时实现对共享接触插塞和普通接触插塞性能的 测试，及时找出共享接触插塞和普通接触插塞工艺中所存在的问题。
[0077] 上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新 型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行 修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本实用新型所揭示的精 神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
【权利要求】
1. 一种半导体测试结构，其特征在于，所述半导体测试结构至少包括： 第一测试结构，所述第一测试结构包括： 两个第一有源区，所述第一有源区包括第一端和第二端； 多晶硅栅极，位于两第一有源区之间的栅氧化层上，所述多晶硅栅极的每一端分别与 一所述第一有源区的第一端重叠； 第一接触插塞，位于所述第一有源区中，其中，所述第一接触插塞的一部分位于所述第 一有源区和多晶硅栅极的重叠区域； 第二接触插塞，完全位于至少一所述第一有源区中，且位于所述第一有源区的第二端。
2. 根据权利要求1所述的半导体测试结构，其特征在于：所述两第一有源区的第二端 均设置有第二接触插塞。
3. 根据权利要求1所述的半导体测试结构，其特征在于：所述一第一有源区的第二端 设置有第二接触插塞，另一第一有源区的第二端设置有第一接触插塞。
4. 根据权利要求2或3所述的半导体测试结构，其特征在于：所述半导体测试结构还 包括第二测试结构，所述第二测试结构包括第二有源区和第一接触插塞，所述第一接触插 塞位于所述第二有源区的两端；所述第二有源区一端的第一接触插塞与位于所述第一有源 区第二端的第一接触插塞通过多晶硅栅极相连。
5. 根据权利要求4所述的半导体测试结构，其特征在于：所述半导体测试结构还包括 第三测试结构，所述第三测试结构包括： 第三有源区，包括第一端和第二端； 第一接触插塞，位于所述第三有源区的第一端； 第二接触插塞，位于所述第三有源区的第二端； 所述第三有源区中的第一接触插塞与所述第二有源区中的第一接触插塞通过多晶硅 栅极相连；所述第三有源区中的第二接触插塞与所述第一有源区中的第二接触插塞通过金 属线相连。
6. 根据权利要求5所述的半导体测试结构，其特征在于：所述半导体测试结构还包括 第四测试结构，所述第四测试结构包括第四有源区和第二接触插塞，所述第二接触插塞位 于所述第四有源区的两端；所述第四有源区中的第二接触插塞与所述第一有源区中的第二 接触插塞通过金属线相连。
7. 根据权利要求1所述的半导体测试结构，其特征在于，所述第一测试结构包括至少 两个互相平行，两端对应的所述第一有源区；所述第一有源区的所述第二端均为第二接触 插塞。
8. 根据权利要求6或7所述的半导体测试结构，其特征在于：所述半导体测试结构包 括第一测试结构、第二测试结构、第三测试结构或第四测试结构，所述第一测试结构、第二 测试结构或第三测试结构通过多晶硅栅极或金属线顺次连接组成串联结构。
9. 根据权利要求1所述的半导体测试结构，其特征在于：所述半导体测试结构中包括 至少两长度一致，两端对齐的第一有源区。
10. 根据权利要求1所述的半导体测试结构，其特征在于：所述第一接触插塞和第二接 触插塞中的金属为钨、铜、铝或钥。
11. 根据权利要求8所述的半导体测试结构，其特征在于：所述串联结构的最末端为第 二接触插塞，且通过金属线与一测试焊垫连接，构成测试端口。
【文档编号】G01R31/02GK203910786SQ201420347325
【公开日】2014年10月29日 申请日期:2014年6月26日 优先权日:2014年6月26日
【发明者】钟怡 申请人:中芯国际集成电路制造(北京)有限公司