输出测试电路及芯片的制作方法

1.本技术涉及电路测试技术领域，具体涉及一种输出测试电路及芯片。


背景技术：

2.芯片中包括多种类型的引脚，例如，输入引脚、输出引脚。当需要对芯片的故障进行测试时，需要对芯片的引脚进行测试。
3.在相关技术中，通常采用边界扫描测试电路对芯片的引脚进行测试，可以在每个引脚附加一个边界扫描单元(boundary scan cell，bsc)，通过边界扫描单元向每一个被测引脚输入一个测试信号，并通过与被测引脚相连的引脚对应的边界扫描单元输出被测引脚的采样信号，通过比较测试信号和采样信号确定测试结果。
4.然而，在相关技术中，需要借助其他测试电路的引脚输出采样信号，测试过程繁琐，导致对芯片的测试效率低下。


技术实现要素：

5.本技术涉及一种输出测试电路及芯片，该输出测试电路可以对单芯片的故障进行测试，提高了对芯片的测试效率。
6.第一方面，本技术实施例提供一种输出测试电路，包括：输入选择器、第一寄存器和模式选择器，所述第一寄存器分别与所述输入选择器和所述模式选择器连接，所述输入选择器还用于与待测试引脚连接，其中，
7.所述输入选择器用于，在所述输出测试电路为第一状态时，接收测试信号并向所述第一寄存器输出所述测试信号；
8.所述第一寄存器用于，向测试处理单元输出所述测试信号，并在所述输出测试电路为第二状态时，通过模式选择器向所述待测试引脚输出所述测试信号；
9.所述输入选择器还用于，在所述输出测试电路为第三状态时，接收所述待测试引脚的采样信号，向所述第一寄存器输出所述采样信号；
10.所述第一寄存器还用于，向测试处理单元输出所述采样信号。
11.在一种可能的实施方式中，所述输入选择器包括两个信号输入端、信号控制端和输出端，其中，
12.所述输入选择器的第一输入端用于与所述待测试引脚连接；
13.所述输入选择器的第二输入端用于接收所述测试信号；
14.所述输入选择器的信号控制端用于接收第一控制信号，所述第一控制信号用于控制所述输入选择器的第一输入端选通或者所述输入选择器的第二输入端选通；
15.所述输入选择器的输出端用于与所述第一寄存器的输入端连接。
16.在一种可能的实施方式中，在所述输出测试电路为所述第一状态时，所述第一控制信号用于控制所述输入选择器的第二输入端选通；
17.在所述输出测试电路为所述第三状态时，所述第一控制信号用于控制所述输入选
择器的第一输入端选通。
18.在一种可能的实施方式中，所述输出测试电路还包括第二寄存器，所述第二寄存器的输入端与所述第一寄存器的输出端连接，所述第二寄存器的输出端与所述模式选择器的输入端连接，其中，
19.所述第二寄存器用于，在所述测试电路为所述第二状态时，从所述第一寄存器接收所述测试信号，并通过所述模式选择器向所述待测试引脚发送所述测试信号。
20.在一种可能的实施方式中，所述模式选择器包括两个输入端、信号控制端和输出端，其中，
21.所述模式选择器的第一输入端用于与所述输出测试电路所在的芯片上的核心处理单元连接；
22.所述模式选择器的第二输入端与所述第二寄存器的输出端连接；
23.所述模式选择器的信号控制端用于接收第二控制信号，所述第二控制信号用于控制所述第二模式选择器的第一输入端选通或者所述第二模式选择器的第二输入端选通；
24.所述模式选择器的输出端用于与所述待测试引脚连接。
25.在一种可能的实施方式中，在所述输出测试电路所在的芯片为功能模式时，所述第二控制信号用于控制所述模式选择器的第一输入端选通；
26.在所述输出测试电路所在的芯片为测试模式时，所述第二控制信号用于控制所述模式选择器的第二输入端选通。
27.在一种可能的实施方式中，所述输出测试电路还包括开关单元，其中，所述开关单元与所述输入选择器的第一输入端连接，所述开关单元还用于与所述待测试引脚连接。
28.在一种可能的实施方式中，所述开关单元包括两个输入端、信号控制端和输出端，其中，
29.所述开关单元的第一输入端用于与所述输出测试电路所在的芯片上的核心处理单元连接；
30.所述开关单元的第二输入端用于与所述待测试引脚连接；
31.所述开关单元的信号控制端用于接收测试控制信号，所述测试控制信号用于控制所述开关单元的第一输入端选通或者所述开关单元的第二输入端选通；
32.所述开关单元的输出端用于与所述输入选择器的第一输入端连接。
33.在一种可能的实施方式中，在所述输出测试电路为所述第三状态时，所述测试控制信号用于控制所述开关单元的第二输入端选通。
34.第二方面，本技术还提供了一种芯片，所述芯片中包括核心处理单元、多个第一引脚、多个第二引脚、每个第一引脚对应的测试电路和每个第二引脚对应的测试电路，所述第一引脚与所述核心处理单元的输入端连接，所述第二引脚与所述核心处理单元的输出端连接，其中，
35.所述第二引脚对应的测试电路为第一方面任一项所述的输出测试电路；
36.所述核心处理单元分别与每个第一引脚和每个第二引脚连接，每个第一引脚和第二引脚还与对应的测试电路连接；
37.所述多个第一引脚和所述多个第二引脚中相邻的引脚对应的测试电路之间连接。
38.在一种可能的实施方式中，所述芯片还包括测试处理单元，所述测试处理单元分
别与每个测试电路连接，所述测试处理单元用于根据每个测试电路输出的测试信号和采样信号，确定所述测试电路对应的引脚的测试结果。
39.在一种可能的实施方式中，所述第一引脚对应的测试电路包括：输入选择器、第一寄存器、模式选择器和反馈电路，所述第一寄存器分别与所述输入选择器、所述反馈电路和所述模式选择器连接，所述反馈电路、所述输入选择器和所述模式选择器还用于与第一引脚连接，其中，
40.所述输入选择器用于，在所述测试电路为第一状态时，接收测试信号并向所述第一寄存器输出所述测试信号；
41.所述第一寄存器用于，向测试处理单元输出所述测试信号，并在所述测试电路为第二状态时，通过所述反馈电路向所述第一引脚输出所述测试信号；
42.所述输入选择器还用于，在所述测试电路为第三状态时，接收所述第一引脚的采样信号，向所述第一寄存器输出所述采样信号；
43.所述第一寄存器还用于，向所述测试处理单元输出所述采样信号。
44.在一种可能的实施方式中，所述输入选择器包括两个信号输入端、信号控制端和输出端，其中，
45.所述输入选择器的第一输入端用于与所述第一引脚连接；
46.所述输入选择器的第二输入端用于接收所述测试信号；
47.所述输入选择器的信号控制端用于接收第一控制信号，所述第一控制信号用于控制所述输入选择器的第一输入端选通或者所述输入选择器的第二输入端选通；
48.所述输入选择器的输出端用于与所述第一寄存器的输入端连接。
49.在一种可能的实施方式中，在所述第一引脚对应的测试电路为所述第一状态时，所述第一控制信号用于控制所述输入选择器的第二输入端选通；
50.在所述第一引脚对应的测试电路为所述第三状态时，所述第一控制信号用于控制所述输入选择器的第一输入端选通。在一种可能的实施方式中，在所述第一引脚对应的测试电路中，所述反馈电路包括第二寄存器和开关单元，所述第二寄存器分别与所述第一寄存器和所述开关单元连接，所述开关单元还与所述第一引脚连接，其中，
51.所述第二寄存器用于，在所述输入测试电路为所述第二状态时，从所述第一寄存器接收所述测试信号，并通过所述开关单元向所述第一引脚发送所述测试信号。
52.在一种可能的实施方式中，在所述第一引脚对应的测试电路中，所述开关单元用于接收测试控制信号，其中，
53.在所述第一引脚对应的测试电路为所述第二状态时，所述测试控制信号用于控制开关单元闭合。
54.在一种可能的实施方式中，在所述第一引脚对应的测试电路中，所述开关单元为三态缓冲器。
55.在一种可能的实施方式中，在所述第一引脚对应的测试电路中，所述模式选择器包括两个输入端、信号控制端和输出端，其中，
56.所述模式选择器的第一输入端用于与所述第一引脚连接；
57.所述模式选择器的第二输入端与所述第二寄存器的输出端连接；
58.所述模式选择器的信号控制端用于接收第二控制信号，所述第二控制信号用于控
制所述第一模式选择器的第一输入端选通或者所述第一模式选择器的第二输入端选通；
59.所述第一模式选择器的输出端用于与所述输入测试电路所在的芯片上的核心处理单元连接。
60.在一种可能的实施方式中，在所述第一引脚对应的测试电路所在的芯片为功能模式时，所述第二控制信号用于控制所述第一模式选择器的第一输入端选通；
61.在所述第一引脚对应的测试电路所在的芯片为测试模式时，所述第二控制信号用于控制所述第一模式选择器的第二输入端选通。
62.本技术实施例提供的一种输出测试电路及芯片，该输出测试电路包括：输入选择器、第一寄存器和模式选择器，第一寄存器分别与输入选择器和模式选择器连接，输入选择器还用于与待测试引脚连接。上述输出测试电路可以输出测试信号和采样信号，无需借助其他测试电路输出采样信号，测试过程简单方便，进而提高了测试电路的测试效率。
附图说明
63.图1为本技术实施例提供的一种应用场景示意图；
64.图2为相关技术中边界带扫描单元的内部电路示意图；
65.图3为相关技术中相邻第二引脚短路测试的示意图；
66.图4为本技术实施例提供的一种测试电路的结构示意图一；
67.图5为本技术实施例提供的一种测试电路的结构示意图二；
68.图6为本技术实施例提供的一种测试电路的结构示意图三；
69.图7为本技术实施例提供的一种测试电路的结构示意图四；
70.图8为单芯片相邻引脚故障的测试示意图；
71.图9为bga芯片引脚的位置示意图。
具体实施方式
72.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
73.为了便于理解，下面结合图1，对本技术实施例所适用的应用场景进行说明。
74.图1为本技术实施例提供的一种应用场景示意图。请参见图1，芯片可以包括多个引脚、多个bsc、核心处理单元、旁路寄存器、指令寄存器和测试访问端口(test access port,tap)控制器，其中，多个bsc可以组成边界扫描寄存器。
75.根据引脚所处的位置的不同，可以将引脚分为第一引脚和第二引脚。其中，第一引脚是指接收信号的引脚，例如，图1中位于芯片左侧和上侧的引脚为第一引脚。第二引脚是指输出信号的引脚，例如，图1中位于芯片右侧的引脚为第二引脚。
76.每个引脚对应一个bsc，根据bsc与引脚位置的不同，可以将bsc分为输入bsc和输出bsc。其中，输入bsc是指从第一引脚接收信号的bsc，例如，图1中位于芯片左侧和上侧的bsc为输入bsc。输出bsc是指向第二引脚输出信号的bsc，例如，图1中位于芯片右侧的bsc为输出bsc。
77.支持边界扫描测试的芯片需具备联合测试工作组(joint test action group， jtag)接口。标准的jtag接口包括4个引脚，4个引脚的名称、功能如表1 所示：
78.表1
[0079][0080]
核心处理单元可以为芯片的核心逻辑模块。
[0081]
旁路寄存器提供了一条从tdi引脚到tdo引脚之间最短通道。旁路寄存器的作用是为了缩短扫描路径，将不需要测试的数据寄存器旁路掉，以减少不必要的扫描时间。
[0082]
指令寄存器用于存放从tdi引脚输入的测试指令，经指令译码后，向边界扫描寄存器、旁路寄存器等数据寄存器发出各种操作码，并确定边界扫描测试的工作方式。
[0083]
可以通过tdi引脚向边界扫描寄存器输入数据，并通过tdo引脚输出边界扫描寄存器中的数据。在tck的作用下，从tdi引脚输入的测试信号可以在边界扫描寄存器中的边界扫描单元中移动扫描。测试员可以用边界扫描寄存器来测试外部引脚的连接，或是芯片运行时捕获内部数据。
[0084]
可以通过tms信号控制tap控制器，tap控制器具有16个状态(例如，更新数据状态、采样数据状态等)的状态机。在tck的上升沿，tap控制器利用tms引脚控制芯片中的边界扫描测试操作，同时控制边界扫描测试电路进行状态转换。
[0085]
芯片具有功能模式和测试模式。在芯片为功能模式时，bsc将输入引脚、输出引脚与核心处理单元相连。在芯片为测试模式时，在不同的状态下，bsc 接入tdi引脚输入测试信号，通过扫描测试通路将测试信号从tdo引脚输出。通过比较输入的测试信号和输出的测试信号可以检测芯片是否出现故障。
[0086]
为了便于理解，下面结合图2，对边界扫描单元的内部电路进行说明。
[0087]
图2为相关技术中输出边界带扫描单元的内部电路示意图。请参见图2，包括输入选择器201、第一寄存器202、第二寄存器203和模式选择器204。
[0088]
芯片在功能模式时，模式选择器204选通“0”，来自核心处理单元的信号从pi进入，直接通过模式选择器204从po输出至第二引脚。从po输出的信号可以作为pi输入另一芯片上的边界扫描单元。
[0089]
芯片在测试模式时，模式选择器204选通“1”，bsc内部电路在不同的测试状态下，导通的电路路径不同：
[0090]
当bsc内部电路在测试数据导入状态，输入选择器201选通“1”，测试信号从si进
入，通过输入选择器201，存储于第一寄存器202，并从so输出，从so输出的测试信号经过扫描测试通路，从tdo引脚输出。
[0091]
当bsc内部电路在更新数据状态，存储于第一寄存器202的测试信号移出至第二寄存器203，并从第二寄存器203输出，经过模式选择器204输出至引脚。
[0092]
当bsc内部电路在采样数据状态，输入选择器201选通“0”，捕获引脚的信号作为采样信号，采样信号通过输入选择器201、存储于第一寄存器 202，并从so输出，再经过扫描测试通路，从tdo引脚输出。
[0093]
相关技术中，若要测试相邻引脚是否存在短路等故障，需要借助其他芯片的边界扫描测试通路输出采样信号。下面结合图3对相关技术中测试相邻第二引脚短路的方式进行说明。
[0094]
图3为相关技术中相邻第二引脚短路测试的示意图。请参见图3，包括芯片301和芯片302。测试引脚a和引脚b是否短路的操作如下：
[0095]
在测试数据导入状态，给bsc1的第一寄存器配置高电平“1”，并将“1”从so输出给bsc3的si，bsc3的si经过扫描测试通路，从芯片302的tdo 引脚输出“1”。同时，给bsc2的第一寄存器配置低电平“0”，并将“0”从so输出给bsc4的si，bsc4的si经过扫描测试通路，从芯片2的tdo 引脚输出“0”。
[0096]
在更新数据状态，将存储于bsc1中第一寄存器的“1”移出至第二寄存器，并从第二寄存器输出，经过模式选择器输出至引脚c。同时，将存储于 bsc2中第一寄存器的“0”移出至第二寄存器，并从第二寄存器输出，经过模式选择器输出至引脚d。
[0097]
在采样数据状态，捕获引脚c(或引脚d)的电平值，通过bsc3(或 bsc4)中输入选择器、存储于第一寄存器，并从bsc3(或bsc4)的so输出，再经过扫描测试通路，从芯片302的tdo引脚输出。
[0098]
若芯片302的tdo引脚输出的引脚c和引脚d的电平值同时为“0”或者“1”，则表示引脚a和引脚b短路。
[0099]
上述测试相邻引脚短路的方式至少存在以下几个技术问题：
[0100]
1、芯片301的扫描测试通路无法测试芯片301中相邻引脚短路，需借助其他芯片的扫描测试电路或者其他测试设备进行测试，测试步骤繁琐，导致测试效率低下。
[0101]
2、若短路的相邻引脚中一个为输入引脚，一个为输出引脚，则可能无法检测，导致检测准确率低。
[0102]
3、若引脚c和引脚d不在同一芯片上，虽然引脚c和引脚d由于短路造成的电压一样，但有可能引脚c的输出的电平值为“1”，引脚d输出的电平值为“0”，导致测试准确率低。
[0103]
针对上述存在的各种技术问题，本技术提出一种输出测试电路，通过在输出测试电路中增加短路测试路径可以使输出测试电路输出测试信号和采样信号，无需借助其他测试电路输出采样信号，测试过程简单方便，进而提高了测试电路的测试效率。
[0104]
下面，通过具体实施例对本技术所示的技术方案进行详细说明。需要说明的是，下面几个实施例可以独立存在，也可以相互结合，对于相同或相似的概念或过程，在不同的实施例中不再赘述。
[0105]
图4为本技术实施例提供的一种输出测试电路的结构示意图一。请参见图4，该输出测试电路40包括输入选择器401、第一寄存器402和模式选择器403，第一寄存器402分别
与输入选择器401和模式选择器403连接，输入选择器401还用于与待测试引脚连接。
[0106]
本技术实施例所示的输出测试电路可以为输出bsc的内部电路。
[0107]
可选的，输入选择器401可以接收信号并向第一寄存器402输出信号。例如，在输出测试电路为第一状态时，输入选择器401接收测试信号并向第一寄存器402输出测试信号；或者，在输出测试电路为第三状态时，输入选择器401接收待测试引脚的采样信号，并向第一寄存器402输出采样信号；或者，输出测试电路所在的芯片处于内部逻辑测试模式时，输入选择器401还可以接收来自芯片中核心处理单元的信号。
[0108]
具体的，输入选择器401可以包括两个信号输入端、信号控制端和输出端。其中，输入选择器401的第一输入端用于接收待测试引脚的采样信号；第二输入端用于接收测试信号；信号控制端用于接收第一控制信号；输出端用于与第一寄存器402的输入端连接。
[0109]
输入选择器401可以为多路选择器，例如，二选一选择器、三选一选择器等。
[0110]
第一控制信号用于控制输入选择器401的第一输入端选通或者第二输入端选通。例如，当输出测试电路为第一状态时，第一控制信号用于控制输入选择器401的第二输入端选通；当输出测试电路为第三状态时，第一控制信号用于控制输入选择器401的第一输入端选通。
[0111]
第一寄存器402可以为移位寄存器，可以通过时钟控制信号决定信号的输入和输出。
[0112]
第一寄存器402可以用于输出信号。例如，在输出测试电路为第一状态时，第一寄存器402用于向测试处理单元输出测试信号；或者，在输出测试电路为第二状态时，第一寄存器402通过模式选择器403向待测试引脚输出测试信号；或者，在输出测试电路为第三状态时，第一寄存器402 用于向测试处理单元采样信号。
[0113]
第一状态可以为测试数据导入状态，第二状态可以为更新数据状态，第三状态可以为采样数据状态。
[0114]
测试处理单元可以位于芯片内部，也可以位于芯片外部。
[0115]
下面，对上述输出测试电路的工作过程进行说明。
[0116]
在芯片为功能模式时，模式选择器403控制来自芯片所在的核心处理单元的信号直接从pi传输至po，从po输出至待测试引脚。
[0117]
在芯片为测试模式时，pi与芯片所在的核心处理单元断开连接，模式选择器403控制扫描测试通路导通，输出测试电路在不同的测试状态下，导通的电路路径不同，具体的：
[0118]
在测试电路为第一状态(测试数据导入状态)时，输入选择器401接收测试信号，并向第一寄存器402输出测试信号，第一寄存器402存储测试信号，并向测试处理单元(图中未示出)输出测试信号。
[0119]
在测试电路为第二状态(更新数据状态)时，第一寄存器402将测试信号通过模式选择器403输出至待测试引脚。
[0120]
在测试电路为第三状态(采样数据状态)时，输入选择器401从待测试引脚接收采样信号，并将采样信号输出至第一寄存器402，以使第一寄存器402向测试处理单元输出采样信号。
[0121]
在测试过程中，通常对多个测试电路同时进行测试，且向相邻的两个测试电路输入的测试信号(低电平“0”或高电平“1”)不同。例如，若引脚1和引脚2相邻，则向引脚1和引
脚2输出的测试信号不同。若引脚 1和引脚2之间短路，则引脚1和引脚2处的采样信号相同。若引脚1和引脚2之间未短路，则引脚1和引脚2处的采样信号不同。相应的，若测试处理单元判断引脚1和引脚2对应的测试信号不同，且引脚1和引脚2 对应的采样信号相同，则可以确定引脚1和引脚2短路。
[0122]
在上述测试电路中，可以向待测试引脚输入测试信号，并且还可以采样待测试引脚的采样信号，根据测试信号和采样信号即可确定待测试引脚与相邻的引脚之间是否发生短路。无需借助其他测试电路，测试过程简单方便，进而提高了测试电路的测试效率。
[0123]
在图4的实施例中，下面，结合图5所示的实施例，对上述输出测试电路进行进一步的说明。
[0124]
图5为本技术实施例提供的一种输出测试电路的结构示意图二。请参见图5，在图4的基础上，输出测试电路40中还包括第二寄存器404，第二寄存器404的输入端与第一寄存器402的输出端连接，第二寄存器404的输出端与模式选择器的输入端连接。
[0125]
第二寄存器404用于，在输出测试电路40为第二状态时，从第一寄存器402接收测试信号，并通过模式选择器403向待测试引脚发送测试信号。
[0126]
模式选择器403包括两个输入端、信号控制端和输出端，其中，第一输入端用于与输出测试电路40所在的芯片上的核心处理单元连接；第二输入端与第二寄存器404的输出端连接；信号控制端用于接收第二控制信号，第二控制信号用于控制模式选择器403的第一输入端选通或者模式选择器的第二输入端选通；模式选择器403的输出端用于与待测试引脚连接。
[0127]
下面，对上述测试电路的工作过程进行说明。
[0128]
在芯片在为功能模式时，第二控制信号控制模式选择器403的第一输入端选通，来自芯片上核心处理单元的信号从pi直接传输至po，从po 输出至待测试引脚。
[0129]
在芯片为测试模式时，第二控制信号控制模式选择器403的第二输入端选通，输出测试电路在不同的测试状态下，导通的电路路径不同，具体的：
[0130]
在第一状态(测试数据导入状态)，第一状态下电路的工作过程与图 4所示实施例的测试电路相同，此处不在赘述。
[0131]
在第二状态(更新数据状态)，第一寄存器402将测试信号通过第二寄存器404和模式选择器403输出至待测试引脚。
[0132]
在第三状态(采样数据状态)，第三状态下电路的工作过程与图4所示实施例的测试电路相同，此处不在赘述。
[0133]
在上述输出测试电路中，可以向待测试引脚输入测试信号，并且还可以采样待测试引脚的采样信号，根据测试信号和采样信号即可确定待测试引脚与相邻的引脚之间是否发生短路。无需借助其他测试电路，测试过程简单方便，进而提高了测试电路的测试效率。
[0134]
在图5的实施例中，下面，结合图6所示的实施例，对上述输出测试电路进行进一步的说明。
[0135]
图6为本技术实施例提供的一种输出测试电路的结构示意图三。请参见图6，在图5的基础上，输出测试电路40还包括开关单元405，开关单元405 与输入选择器401的第一输入端连接，开关单元405还用于与待测试引脚连接.
[0136]
开关单元405用于接收测试控制信号，在输出测试电路为第三状态时，测试控制信
号通过控制开关单元使得短路测试路径导通。开关单元405可以为三态缓冲器、多路选择器(例如，二选一选择器，三选一选择器)。若开关单元405为多路选择器，开关单元还可以与输出测试电路40所在的芯片上的核心处理单元连接。
[0137]
下面，对上述测试电路的工作过程进行说明。
[0138]
在芯片在为功能模式时，输出测试电路的工作过程与图5所示实施例的测试电路相同，此处不在赘述。
[0139]
在芯片为测试模式时，第二控制信号控制模式选择器403的第二输入端选通，输出测试电路在不同的测试状态下，导通的电路路径不同，具体的：
[0140]
在第一状态(测试数据导入状态)，第一状态下电路的工作过程与图 4所示实施例的测试电路相同，此处不在赘述。
[0141]
在第二状态(更新数据状态)，第二状态下电路的工作过程与图5所示实施例的测试电路相同，此处不在赘述。
[0142]
在第三状态(采样数据状态)，开关单元405从待测试引脚接收采样信号，并将采样信号输出输入选择器401，通过第一寄存器402向测试处理单元输出采样信号。
[0143]
在上述输出测试电路中，可以向待测试引脚输入测试信号，并且还可以采样待测试引脚的采样信号，根据测试信号和采样信号即可确定待测试引脚与相邻的引脚之间是否发生短路。无需借助其他测试电路，测试过程简单方便，进而提高了测试电路的测试效率。同时，通过增加短路测试路径，将输出测试电路的只输入电路改造成不仅可以输入，还可以输出的电路。
[0144]
图7为本技术实施例提供的一种输出测试电路的结构示意图四。请参见图7，在图6的基础上，输入选择器401、开关单元405和模式选择器403 均可以为二选一选择器，第一输入端为“0”，第二输出端为1。
[0145]
开关单元405包括两个输入端、信号控制端和输出端，其中，第一输入端用于与输出测试电路40所在的芯片上的核心处理单元连接；第二输入端用于与待测试引脚连接；信号控制端用于接收测试控制信号，测试控制信号用于控制开关单元405的第一输入端选通或者开关单元405的第二输入端选通；输出端用于与输入选择器401的第一输入端连接。
[0146]
图7所示实施例中输出测试电路的工作过程以及有益效果与图6类似，此处不再赘述。
[0147]
在上述任意实施例的基础上，下面，通过图8所示的具体示例对单芯片相邻引脚是否存在短路故障的测试过程进行说明。
[0148]
图8为单芯片相邻第二引脚故障的测试示意图。请参见图8，包括芯片和输出测试电路。
[0149]
测试引脚1和引脚2是否短路的操作如下：
[0150]
在第一状态(测试数据导入状态)，给bsc1测试电路的第一寄存器配置高电平“1”，并将“1”输出给bsc2测试电路的输入选择器，通过 bsc2测试电路的第一寄存器，从tdo引脚输出“1”。同时，给bsc2 测试电路的第一寄存器配置低电平“0”，从tdo输出“0”。
[0151]
在第二状态(更新数据状态)，将存储于bsc1测试电路中第一寄存器的“1”移出至第二寄存器，并从第二寄存器输出，经过模式选择器输出至引脚1。同时，将存储于bsc2测试电路中第一寄存器的“0”移出至第二寄存器，并从第二寄存器输出，经过模式选择器输出至
引脚2。
[0152]
在第三状态(采样数据状态)，捕获引脚1的电平值，通过bsc1测试电路中的开关单元和输入选择器、存储于第一寄存器，并从第一寄存器输出至bsc2测试电路的第一寄存器，从tdo引脚输出引脚1的电平值。同时，捕获引脚2的电平值，通过bsc2测试电路中的开关单元和输入选择器，存储于第一寄存器，并从第一寄存器输出至tdo引脚。
[0153]
将tdo输出的引脚1的电平值和引脚2的电平值与配置的电平值比较，若第三状态下，tdo输出的引脚1的电平值和引脚2的电平值同时为“0”或“1”，则表示引脚1和引脚2短路。
[0154]
在上述测试电路中，测试电路既可以输出配置的电平值，又可以采集并输出待测试引脚的电平值，无需借助其他测试电路，测试过程简单方便，进而提高了测试电路的测试效率。
[0155]
本技术还提供了一种芯片，芯片中包括核心处理单元、多个第一引脚、多个第二引脚、每个第一引脚对应的测试电路和每个第二引脚对应的测试电路，第一引脚与核心处理单元的输入端连接，第二引脚与核心处理单元的输出端连接，其中，
[0156]
第二引脚对应的测试电路为上述任一项实施例中的输出测试电路；
[0157]
核心处理单元分别与每个第一引脚和每个第二引脚连接，每个第一引脚和第二引脚还与对应的测试电路连接；
[0158]
多个第一引脚和多个第二引脚中相邻的引脚对应的测试电路之间连接。
[0159]
在一种可能的实施方式中，芯片还包括测试处理单元，测试处理单元分别与每个测试电路连接，测试处理单元用于根据每个测试电路输出的测试信号和采样信号，确定测试电路对应的引脚的测试结果。
[0160]
在一种可能的实施方式中，第一引脚对应的测试电路包括：输入选择器、第一寄存器、模式选择器和反馈电路，第一寄存器分别与输入选择器、反馈电路和模式选择器连接，反馈电路、输入选择器和模式选择器还用于与第一引脚连接，其中，
[0161]
输入选择器用于，在测试电路为第一状态时，接收测试信号并向第一寄存器输出测试信号；
[0162]
第一寄存器用于，向测试处理单元输出测试信号，并在测试电路为第二状态时，通过反馈电路向第一引脚输出测试信号；
[0163]
输入选择器还用于，在测试电路为第三状态时，接收第一引脚的采样信号，向第一寄存器输出采样信号；
[0164]
第一寄存器还用于，向测试处理单元输出采样信号。
[0165]
在一种可能的实施方式中，输入选择器包括两个信号输入端、信号控制端和输出端，其中，
[0166]
输入选择器的第一输入端用于与第一引脚连接；
[0167]
输入选择器的第二输入端用于接收测试信号；
[0168]
输入选择器的信号控制端用于接收第一控制信号，第一控制信号用于控制输入选择器的第一输入端选通或者输入选择器的第二输入端选通；
[0169]
输入选择器的输出端用于与第一寄存器的输入端连接。
[0170]
在一种可能的实施方式中，在第一引脚对应的测试电路为第一状态时，第一控制
信号用于控制输入选择器的第二输入端选通；
[0171]
在第一引脚对应的测试电路为第三状态时，第一控制信号用于控制输入选择器的第一输入端选通。在一种可能的实施方式中，在第一引脚对应的测试电路中，反馈电路包括第二寄存器和开关单元，第二寄存器分别与第一寄存器和开关单元连接，开关单元还与第一引脚连接，其中，
[0172]
第二寄存器用于，在输入测试电路为第二状态时，从第一寄存器接收测试信号，并通过开关单元向第一引脚发送测试信号。
[0173]
在一种可能的实施方式中，在第一引脚对应的测试电路中，开关单元用于接收测试控制信号，其中，
[0174]
在第一引脚对应的测试电路为第二状态时，测试控制信号用于控制开关单元闭合。
[0175]
在一种可能的实施方式中，在第一引脚对应的测试电路中，开关单元为三态缓冲器。
[0176]
在一种可能的实施方式中，在第一引脚对应的测试电路中，模式选择器包括两个输入端、信号控制端和输出端，其中，
[0177]
模式选择器的第一输入端用于与第一引脚连接；
[0178]
模式选择器的第二输入端与第二寄存器的输出端连接；
[0179]
模式选择器的信号控制端用于接收第二控制信号，第二控制信号用于控制第一模式选择器的第一输入端选通或者第一模式选择器的第二输入端选通；
[0180]
第一模式选择器的输出端用于与输入测试电路所在的芯片上的核心处理单元连接。
[0181]
在一种可能的实施方式中，在第一引脚对应的测试电路所在的芯片为功能模式时，第二控制信号用于控制第一模式选择器的第一输入端选通；
[0182]
在第一引脚对应的测试电路所在的芯片为测试模式时，第二控制信号用于控制第一模式选择器的第二输入端选通。
[0183]
上述芯片可以测试自身引脚的的短路故障，无需借助其他具有测试功能的芯片或者测试工具，降低了测试成本；同时，测试过程简单方便，进而提高了测试效率。
[0184]
在上述任意实施例的基础上，下面，通过图9所示的具体示例对球栅阵列封装(ball grid array package，bga)芯片中是否存在短路故障的测试过程进行说明。
[0185]
图9为bga芯片引脚的位置示意图。请参见图9。若要测试bga芯片是否存在故障，可以按照图9所示的引脚顺序，先依次给引脚所在的 bsc测试电路中的第一寄存器配置“010101
……”
，再依次给引脚所在的 bsc测试电路中的第一寄存器配置“101010
……”
，进行两次测试，测试方式请参见图8所示的实施例。通过两次测试，可以快速判断水平和垂直方向是否存在短路现象。
[0186]
或者，对封装阵列中的每一行(或每一列)的引脚配置“1010
…”
和“0101
…”
，通过两次测试，可以快速判断正反对角方向是否存在短路现象。
[0187]
最后应说明的是：以上各实施例仅用以说明本发明实施例的技术方案，而非对其限制；尽管参照前述各实施例对本发明实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者
全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例方案的范围。