芯片测试电路、芯片测试方法、芯片及交通设备上的部件与流程

本申请涉及芯片测试技术，尤其涉及一种芯片测试电路、芯片测试方法、芯片及交通设备上的部件。

背景技术：

1、扫描测试(scan)越来越广泛的应用于芯片测试，但是由于扫描测试依赖的测试向量较多，导致扫描测试时间长、扫描测试频率低，而扫描测试频率的提高将会增加时序收敛的难度。

技术实现思路

1、本申请实施例提供一种芯片测试电路、芯片、交通设备上的部件及电子设备，能够在提高扫描测试的频率同时，降低时序收敛的难度。

2、本申请实施例的技术方案是这样实现的：

3、第一方面，本申请实施例提供一种芯片测试电路，所述芯片测试电路应用于包括顶层结构和底层结构的芯片，所述顶层结构为所述芯片的输入输出管脚所在的层，所述底层结构为所述芯片上任意具有扫描测试链的物理模块；

4、所述芯片测试电路包括：位于所述顶层结构的第一流水线寄存器；

5、所述第一流水线寄存器位于所述底层结构中的第一寄存器和所述顶层结构中的第二寄存器之间；

6、所述第一流水线寄存器的时钟信号由所述芯片的扫描时钟信号经所述底层结构内部传输得到。

7、在一些可选实施例中，所述底层结构中的第一门控时钟经所述第一寄存器与所述第一流水线寄存器连接，以实现所述第一门控时钟控制所述第一流水线寄存器的时钟信号，以及控制所述第一寄存器的时钟信号。

8、在一些可选实施例中，所述芯片测试电路的时钟传递路径中所述第一流水线寄存器与所述第一寄存器分叉点位于所述底层结构。

9、在一些可选实施例中，所述分叉点位于所述底层结构中的所述第一门控时钟与所述第一寄存器之间；

10、所述分叉点与所述第一流水线寄存器连接。

11、在一些可选实施例中，所述顶层结构中的第二门控时钟与所述第一流水线寄存器不具有连接关系。

12、第二方面，本申请实施例提供一种芯片测试方法，所述芯片

13、方法应用于芯片测试电路对包括顶层结构和底层结构的芯片测试，所述芯片测试电路包括：位于所述顶层结构的第一流水线寄存器；所述第一流水线寄存器位于所述底层结构中的第一寄存器和所述顶层结构中的第二寄存器之间；所述第一流水线寄存器的时钟信号由所述芯片的扫描时钟信号经所述底层结构内部传输得到；

14、所述方法包括：所述芯片的扫描时钟信号触发所述底层结构中的第一寄存器启动，输入至所述第一寄存器的测试数据经所述第一寄存器后，经所述第一流水线寄存器拆分得到的各组合逻辑子电路后输出至所述第二寄存器；基于所述第二寄存器得到的数据对所述芯片进行测试。

15、在一些可选实施例中，所述底层结构中的第一门控时钟经所述第一寄存器与所述第一流水线寄存器连接，以实现所述第一门控时钟控制所述第一流水线寄存器的时钟信号，以及控制所述第一寄存器的时钟信号。

16、在一些可选实施例中，所述芯片测试电路中所述第一流水线寄存器与所述第一寄存器的时钟传递路径的分叉点位于所述底层结构。

17、在一些可选实施例中，所述分叉点位于所述底层结构中的所述第一门控时钟与所述第一寄存器之间；

18、所述分叉点与所述第一流水线寄存器连接。

19、在一些可选实施例中，所述顶层结构中的第二门控时钟与所述第一流水线寄存器不具有连接关系。

20、第三方面，本申请实施例提供一种芯片，所述芯片至少包括上述的芯片测试电路。

21、第四方面，本申请实施例提供一种交通设备上的部件，所述部件包括芯片，所述芯片至少包括上述的芯片测试电路。

22、第五方面，本申请实施例提供一种电子设备，所述电子设备包括芯片，所述芯片至少包括上述的芯片测试电路。

23、本申请实施例提供的芯片测试电路应用于包括顶层结构和底层结构的芯片，所述顶层结构为所述芯片的输入输出管脚所在的层，所述底层结构为所述芯片上任意具有扫描测试链的物理模块；所述芯片测试电路包括：位于所述顶层结构的第一流水线寄存器；其中，所述第一流水线寄存器位于所述底层结构中的第一寄存器和所述顶层结构中的第二寄存器之间；所述第一流水线寄存器的时钟信号由所述芯片的扫描时钟信号经所述底层结构内部传输得到。如此，通过在第一寄存器与第二寄存器之间增加第一流水线寄存器，改变第一寄存器和第二寄存器的时钟路径，增加了芯片测试电路中第一流水线寄存器与芯片底层结构中与第一流水线寄存器相邻的第一寄存器的时钟传递路径的共同路径，减少了片上差异(on-chip variation，ocv)效应对时序的影响，使得时序更容易收敛，芯片测试电路的扫描测试频率更高。

技术特征：

1.一种芯片测试电路，其特征在于，所述芯片测试电路应用于包括顶层结构和底层结构的芯片，所述顶层结构为所述芯片的输入输出管脚所在的层，所述底层结构为所述芯片上任意具有扫描测试链的物理模块；

2.根据权利要求1所述的芯片测试电路，其特征在于，所述底层结构中的第一门控时钟经所述第一寄存器与所述第一流水线寄存器连接，以实现所述第一门控时钟控制所述第一流水线寄存器的时钟信号，以及控制所述第一寄存器的时钟信号。

3.根据权利要求1或2所述的芯片测试电路，其特征在于，所述芯片测试电路中所述第一流水线寄存器与所述第一寄存器的时钟传递路径的分叉点位于所述底层结构。

4.根据权利要求3所述的芯片测试电路，其特征在于，所述分叉点位于所述底层结构中的所述第一门控时钟与所述第一寄存器之间；

5.根据权利要求4所述的芯片测试电路，其特征在于，所述顶层结构中的第二门控时钟与所述第一流水线寄存器不具有连接关系。

6.一种芯片测试方法，其特征在于，所述方法应用于芯片测试电路对包括顶层结构和底层结构的芯片测试，所述芯片测试电路包括：位于所述顶层结构的第一流水线寄存器；所述第一流水线寄存器位于所述底层结构中的第一寄存器和所述顶层结构中的第二寄存器之间；所述第一流水线寄存器的时钟信号由所述芯片的扫描时钟信号经所述底层结构内部传输得到；

7.根据权利要求6所述的方法，其特征在于，所述底层结构中的第一门控时钟经所述第一寄存器与所述第一流水线寄存器连接，以实现所述第一门控时钟控制所述第一流水线寄存器的时钟信号，以及控制所述第一寄存器的时钟信号。

8.根据权利要求6或7所述的方法，其特征在于，所述芯片测试电路中所述第一流水线寄存器与所述第一寄存器的时钟传递路径的分叉点位于所述底层结构。

9.根据权利要求8所述的方法，其特征在于，所述分叉点位于所述底层结构中的所述第一门控时钟与所述第一寄存器之间；

10.根据权利要求9所述的方法，其特征在于，所述顶层结构中的第二门控时钟与所述第一流水线寄存器不具有连接关系。

11.一种芯片，其特征在于，所述芯片至少包括权利要求1至5任一项所述的芯片测试电路。

12.一种交通设备上的部件，其特征在于，所述部件包括芯片，所述芯片至少包括权利要求1至5任一项所述的芯片测试电路。

13.一种电子设备，其特征在于，所述电子设备包括芯片，所述芯片至少包括权利要求1至5任一项所述的芯片测试电路。

技术总结
本申请提供了一种芯片测试电路、芯片、交通设备上的部件及电子设备，涉及芯片测试技术；所述芯片测试电路应用于包括顶层结构和底层结构的芯片，所述顶层结构为所述芯片的输入输出管脚所在的层，所述底层结构为所述芯片上任意具有扫描测试链的物理模块；所述芯片测试电路包括：位于所述顶层结构的第一流水线寄存器；所述第一流水线寄存器位于所述底层结构中的第一寄存器和所述顶层结构中的第二寄存器之间；所述第一流水线寄存器的时钟信号由所述芯片的扫描时钟信号经所述底层结构内部传输得到。本申请提高了扫描测试频率，降低了时序收敛的难度。

技术研发人员：孙文文,江小帆
受保护的技术使用者：南京芯驰半导体科技有限公司
技术研发日：
技术公布日：2024/1/15