一种提取待测时钟信号时间间隔参数的电路及方法
【专利摘要】本发明公开了一种提取待测时钟信号时间间隔参数的电路及方法，电路包括有比较器、时钟分配单元、启动/停止控制单元、电路结构相同的三路通路单元、FPGA单元，方法通过FPGA单元对三路通路单元分别锁定三个相应待测时钟信号的边沿，将三个待测时钟信号的边沿相互之间两两组合可一次提取出三个时间间隔参数或相邻周期值。本发明可实现对高速待测时钟提取时间间隔参数，并可对参数的类型及正/负极性进行灵活的控制，单次侧量可提取三个时间间隔参数或相邻周期值，并可实现随机取样。
【专利说明】—种提取待测时钟信号时间间隔参数的电路及方法
【技术领域】
[0001]本发明涉及时钟信号测试领域，具体是一种提取待测时钟信号时间间隔参数的电路及方法。
【背景技术】
[0002]时间间隔测量技术在航空、航天、精确制导以及核物理等领域有着广泛的应用，是导航、空间技术、通讯、工业生产、电力等应用领域不可缺少的关键技术。时间间隔测量对测控技术在工业、国防及科学技术的进步方面起到了举足轻重的作用。
[0003]要对时钟信号进行信号完整性分析并分离出确定性抖动(DJ)、随机性抖动(RJ)、周期性抖动(PJ)及高频调制分析等，需要测量的时间间隔参数很多，如正/负周期、正/负脉宽、正/负N个周期及相邻周期值等。
[0004]现有的提取待测时钟信号时间间隔参数的电路，通常只是提取单一的时间间隔参数如正/负周期或正/负脉宽等，并且不能任意的对参数类型和正/负极性进行控制，同时一般待测时钟信号频率不超过GHz。与由示波器电路测量相比，由触发电路本身引起的抖动可以降低到最小。带来的好处是，测量迅速准确。同时也可以进行周期抖动、周期对周期等的测量。输入信号的周期、脉宽、N个周期等由时间间隔测量电路完成测试。
[0005]因此，如何获得高速待测时钟更多的时间间隔参数并可选择参数类型及正/负极性，是本领域技术人员需要解决的技术问题。
[0006]
【发明内容】
本发明的目的是提供一种提取待测时钟信号时间间隔参数的电路及方法，以解决现有技术存在的问题。
[0007]为了达到上述目的，本发明所采用的技术方案为:
一种提取待测时钟信号时间间隔参数的电路，其特征在于:包括有比较器、时钟分配单元、启动/停止控制单元、电路结构相同的三路通路单元、FPGA单元,其中:
所述比较器输出与时钟分配单元输入连接，待测时钟信号差分输入至比较器，在差分输入的交叉点比较后，送入时钟分配单元；
所述时钟分配单元由差分比较器和一分四的缓冲器集成电路芯片构成，时钟分配单元的输出分别与启动/停止控制单元输入、三路通路单元输入连接，比较器送入的待测时钟信号经过一分四的缓冲器后分为四路输出，四路输出的待测时钟信号分别送入启动/停止控制单元、三路通路单元；
所述启动/停止控制单元由单个D触发器构成,启动/停止控制单元输出部分连接至三路通路单元，所述FPGA单元有部分输出连接至启动/控制单元输入，时钟分配单元输出的待测时钟信号送入启动/停止控制单元D触发器的时钟输入端，FPGA单元产生启动/停止测量信号并送入启动/停止控制单元D触发器的数据输入端，启动/停止控制单元以待测时钟信号作为基准信号同步启动/停止测量信号产生启动/停止控制信号，启动/停止控制信号通过启动/停止控制单元的输出差分输出，其中部分启动/停止控制信号送入三路通路单元； 所述通路单元中，每路通路单元分别由第一正/负选择芯片、二分频芯片、第二正/负选择芯片、可编程分频器、锁存器依次连接构成，所述时钟分配单元输出分别与每路通路单元中第一正/负选择芯片输入连接，所述FPGA单元有部分输出分别与每路通路单元中第一正/负选择芯片、第二正/负选择芯片、可编程分频器连接，所述启动/停止控制单元部分输出分别与每路通路单元中二分频芯片、可编程分频器、锁存器连接，时钟分配单元输出的待测时钟信号送入每路通路单元中第一正/负选择芯片，待测时钟信号依次经过第一正/负选择芯片正负选择、二分频芯片分频、第二正/负选择芯片正负选择、可编程分频器分频、锁存器锁存后通过锁存器输出待测时钟信号的锁定边沿，所述启动/停止控制单元输出的启动/停止控制信号分别送入二分频芯片、可编程分频器、锁存器，作为二分频芯片和锁存器的复位信号以及可编程分频器的置数使能信号，所述FPGA单元中产生正/负极性选择信号、分频置数控制信号，正/负极性选择信号由FPGA单元分别送入第一正/负选择芯片、第二正/负选择芯片，分频置数控制信号由FPGA单元送入可编程分频器。
[0008]所述的一种提取待测时钟信号时间间隔参数的电路，其特征在于:所述比较器单端输入待测时钟信号时，比较器未输入待测时钟信号的输入端接地，或者接一个固定比较电平。
[0009]一种待测时钟信号时间间隔提取方法，其特征在于:通过FPGA单元对三路通路单元中正/负选择芯片的正/负极性选择，以及可编程分频器的分频置数的控制，三路通路单元分别锁定三个相应待测时钟信号的边沿，将三个待测时钟信号的边沿相互之间两两组合可一次提取出三个时间间隔参数或相邻周期值。
[0010]本发明的有益效果:
本发明提供用于信号完整性分析仪时间间隔测量中的一种提取待测时钟信号时间间隔参数的电路及方法，可实现对高速待测时钟提取时间间隔参数，并可对参数的类型及正/负极性进行灵活的控制，单次侧量可提取三个时间间隔参数或相邻周期值，并可实现随机取样。
【专利附图】
【附图说明】
[0011]图1为本发明电路的结构框图。
[0012]图2为本发明的通路单元的结构框图。
[0013]图3为本发明的提取待测时钟信号时间间隔参数的波形示意图。
【具体实施方式】
[0014]如图1、图2所示，一种提取待测时钟信号时间间隔参数的电路，包括有比较器、时钟分配单元101、启动/停止控制单元102、电路结构相同的三路通路单元103、104、105，FPGA单元106，其中:
比较器输出与时钟分配单，101输入连接，待测时钟信号差分输入至比较器，在差分输入的交叉点比较后，送入时钟分配单元101 ；
时钟分配单元101由差分比较器和一分四的缓冲器集成电路芯片构成，时钟分配单元101的输出分别与启动/停止控制单元102输入、三路通路单元103、104、105输入连接，比较器送入的待测时钟信号经过一分四的缓冲器后分为四路输出，四路输出的待测时钟信号分别送入启动/停止控制单元102、三路通路单元103、104、105 ；
启动/停止控制单元102由单个D触发器构成,启动/停止控制单元102输出部分连接至三路通路单元103、104、105，FPGA单元106有部分输出连接至启动/控制单元输入，时钟分配单元101输出的待测时钟信号送入启动/停止控制单元102D触发器的时钟输入端，FPGA单元106产生启动/停止测量信号并送入启动/停止控制单元102D触发器的数据输入端，启动/停止控制单元102以待测时钟信号作为基准信号同步启动/停止测量信号产生启动/停止控制信号，启动/停止控制信号通过启动/停止控制单元102的输出差分输出，其中部分启动/停止控制信号送入三路通路单元103、104、105 ；
通路单元103、104、105中，每路通路单元分别由第一正/负选择芯片201、二分频芯片202、第二正/负选择芯片203、可编程分频器204、锁存器205依次连接构成，时钟分配单元101输出分别与每路通路单元中第一正/负选择芯201片输入连接，FPGA单元106有部分输出分别与每路通路单元中第一正/负选择芯片201、第二正/负选择芯片203、可编程分频器204连接，启动/停止控制单元102部分输出分别与每路通路单元中二分频芯片202、可编程分频器204、锁存器205连接，时钟分配单元101输出的待测时钟信号送入每路通路单元中第一正/负选择芯片201，待测时钟信号依次经过第一正/负选择芯片201正负选择、二分频芯片202分频、第二正/负选择芯片203正负选择、可编程分频器204分频、锁存器205锁存后通过锁存器205输出待测时钟信号的锁定边沿，启动/停止控制单元102输出的启动/停止控制信号分别送入二分频芯片202、可编程分频器204、锁存器205，作为二分频芯片202和锁存器205的复位信号以及可编程分频器204的置数使能信号，FPGA单元106中产生正/负极性选择信号、分频置数控制信号，正/负极性选择信号由FPGA单元106分别送入第一正/负选择芯片201、第二正/负选择芯片203，分频置数控制信号由FPGA单元106送入可编程分频器204。
[0015]比较器单端输入待测时钟信号时，比较器未输入待测时钟信号的输入端接地，或者接一个固定比较电平。
[0016]一种待测时钟信号时间间隔提取方法，通过FPGA单元对三路通路单元中正/负选择芯片的正/负极性选择，以及可编程分频器的分频置数的控制，三路通路单元分别锁定三个相应待测时钟信号的边沿，将三个待测时钟信号的边沿相互之间两两组合可一次提取出三个时间间隔参数或相邻周期值。
[0017]本发明包括时钟分配单元，时钟分配单元将待测时钟信号输出为四路；时钟分配单元的输出端分别接入启动/停止控制单元、完全相同的三路通路单元，由FPGA单元输入至启动/停止控制单元的启动/停止测量信号经过D触发器与待测时钟信号同步，产生启动/停止控制信号差分输出至三路通路单元；三路通路单元对待测时钟信号进行分频、正/负极性选择，通过锁存器锁存住所要提取的待测时钟信号的边沿。其中三路通路单元中可编程分频器分频置数控制信号、正/负极性选择及启动/停止控制单元中启动/停止测量信号均由FPGA单元产生。
[0018]本发明中，待测时钟信号差分输入至高速比较器，在差分输入的交叉点比较，减少同步比较器引入的抖动；单端信号输入时，则要求差分的另一端子接地，或者接一固定比较电平；再经高速低抖动的一分四缓冲器集成电路芯片构成的时钟分配单元将待测时钟信号输出为四路。
[0019]本发明中，启动/停止控制单元以待测时钟信号作为时基信号，将启动/停止测量信号经过D触发器与其同步，减少因启动/停止测量信号与待测时钟信号不同步造成测量不准确。此外，三路通路单元中固定二分频芯片及锁存器的复位信号、可编程分频器的置数使能信号均由启动/停止测量信号提供，以达到每次启动测量前自动复位及置数的目的，提高了测试效率。
[0020]本发明中，三路完全相同的通路单元，分别由括两个正/负选择芯片、二分频芯片、可编程分频器(2048>N彡2)及锁存器构成，上述集成电路芯片均选用ON semi公司频率大于3GHz的100EP系列ECL器件设计，待测时钟频率可达2.5GHz ;在PCB设计中，三个通路单元布局一致、走线严格等长，差分信号线进行100 Ω阻抗控制，尽可能地将布局布线对电路性能的影响减少到最小。
[0021 ] 本发明中，FPGA单元产生启动/停止测量信号、三路通路单元中正/负极性选择信号、可编程分频器的分频置数控制信号，可与后端时间间隔测量电路采用一片FPGA设计，节约了芯片资源，减少了 CPU的负担，提高了设计的灵活性。
[0022]本发明中，通过FPGA单元对三路通路单元中正/负极性选择及可编程分频置数的控制，三个通路单元分别锁定三个相应待测时钟信号的边沿，相互之间两两组合可一次提取出三个时间间隔参数(如正/负周期、正/负脉宽、正/负N个周期等)或相邻周期值，测量启动前由电路自动进行复位及分频置数，提高了测试效率，通过改变启动/停止测量的时机可实现随机取样。
[0023]具体实施例:
本发明的提供了一种提取待测时钟信号时间间隔参数的电路，该电路主要包括时钟分配单元101、启动/停止控制单元102、通路单元103、通路单元104、通路单元105及FPGA单元106。时钟分配单元101，待测时钟信号差分输入至高速比较器，在差分输入的交叉点比较，减少同步比较器引入的抖动；单端信号输入时，则要求差分的另一端子接地，或者接一固定比较电平；再经高速低抖动的一分四缓冲器集成电路芯片将待测时钟信号输出为四路；时钟分配单元的输出端分别接入启动/停止控制单元102、通路单元103、通路单元104及通路单元105 ;启动/停止控制单元102，以待测信号作为时基信号，启动/停止测量信号经过D触发器与其同步，减少因启动/停止测量信号与待测时钟信号不同步造成测量不准确；此外，三路通路单元中二分频芯片及锁存器的复位信号、可编程分频器的置数使能信号均由与启动/停止控制信号提供，以达到每次启动测量前自动复位及置数的目的，提高了测试效率；完全相同的三路通路单元，分别包括正/负极性选择201和203、固定二分频202、可编程分频(2048>N ^ 2) 204及锁存器205集成电路芯片，上述集成电路芯片均选用ON semi公司频率大于3GHz的100EP系列ECL器件设计，待测时钟频率可达2.5GHz ;在？08设计中，三个通路布局一致、走线严格等长，差分信号线进行100Ω阻抗控制，尽可能地将布局布线对电路性能的影响减少到最小；所述的FPGA单元106产生启动/停止测量信号、通路1、2、3单元中正/负极性选择信号、可编程分频器的分频置数等控制信号，可与后端时间间隔测量电路采用一片FPGA设计，节约了芯片资源，减少了 CPU的负担，提高了设计的灵活性。
[0024]如图3所示，本发明提供了一种提取待测时钟信号时间间隔参数的方法，该方法是通过对三路通路单元中正/负极性选择及可编程分频置数的控制，三个通路分别锁定三个相应待测时钟信号的边沿，相互之间两两组合可一次提取出三个时间间隔参数(如正/负周期、正/负脉宽及正/负N个周期等)或相邻周期值，测量启动前由电路自动进行复位及分频置数，提高了测试效率，并可实现随机取样。具体步骤为(以通路单元103为例):
(1)、待测时钟信号经时钟分配单元输出为四路，其中一路a接入通路单元103中正/负选择芯片201进行正负选择，其输出波形如图3所示为a+或a-;
(2)、正/负选择芯片201输出端接入固定二分频芯片202的输入端，其二分频后的输出接入正/负选择芯片203进行正负选择，这时其输出波形有四种组合，如图3所示为((a++ 2) +)、((a++ 2) -)、((a-+ 2) +)或((a-+ 2)-)；
(3)、正/负选择芯片203输出接入可编程分频器204，其分频数可设置为2048>N彡2，这里假设分频数为2,其输出波形如图3所不为((a++ 2)+ + 2)、((a++ 2)- + 2)、((a-+ 2)+ + 2)或((a-+ 2)- + 2)；
(4)、可编程分频器204输出接入锁存器205的输入端，锁存后的信号沿如图3中的①、②、③或④。
[0025](5)如图所示①和②之间的时间间隔即为待测信号的正周期；同理①和③之间的时间间隔即为待测信号的负脉宽；①和④之间的时间间隔即为待测信号的正脉宽；②和③之间的时间间隔即为待测信号的负周期。只需改变图2中N分频的分频置数就可以实现N周期的测量(2048>N ^ 2)，通过FPGA的编程很容易实现各种参数的测试。
【权利要求】
1.一种提取待测时钟信号时间间隔参数的电路，其特征在于:包括有比较器、时钟分配单元、启动/停止控制单元、电路结构相同的三路通路单元、FPGA单元，其中: 所述比较器输出与时钟分配单元输入连接，待测时钟信号差分输入至比较器，在差分输入的交叉点比较后，送入时钟分配单元； 所述时钟分配单元由差分比较器和一分四的缓冲器集成电路芯片构成，时钟分配单元的输出分别与启动/停止控制单元输入、三路通路单元输入连接，比较器送入的待测时钟信号经过一分四的缓冲器后分为四路输出，四路输出的待测时钟信号分别送入启动/停止控制单元、三路通路单元； 所述启动/停止控制单元由单个D触发器构成,启动/停止控制单元输出部分连接至三路通路单元，所述FPGA单元有部分输出连接至启动/控制单元输入，时钟分配单元输出的待测时钟信号送入启动/停止控制单元D触发器的时钟输入端，FPGA单元产生启动/停止测量信号并送入启动/停止控制单元D触发器的数据输入端，启动/停止控制单元以待测时钟信号作为基准信号同步启动/停止测量信号产生启动/停止控制信号，启动/停止控制信号通过启动/停止控制单元的输出差分输出，其中部分启动/停止控制信号送入三路通路单元； 所述通路单元中，每路通路单元分别由第一正/负选择芯片、二分频芯片、第二正/负选择芯片、可编程分频器、锁存器依次连接构成，所述时钟分配单元输出分别与每路通路单元中第一正/负选择芯片输入连接，所述FPGA单元有部分输出分别与每路通路单元中第一正/负选择芯片、第二正/负选择芯片、可编程分频器连接，所述启动/停止控制单元部分输出分别与每路通路单元中二分频芯片、可编程分频器、锁存器连接，时钟分配单元输出的待测时钟信号送入每路通路单元中第一正/负选择芯片，待测时钟信号依次经过第一正/负选择芯片正负选择、二分频芯片分频、第二正/负选择芯片正负选择、可编程分频器分频、锁存器锁存后通过锁存器输出待测时钟信号的锁定边沿，所述启动/停止控制单元输出的启动/停止控制信号分别送入二分频芯片、可编程分频器、锁存器，作为二分频芯片和锁存器的复位信号以及可编程分频器的置数使能信号，所述FPGA单元中产生正/负极性选择信号、分频置数控制信号，正/负极性选择信号由FPGA单元分别送入第一正/负选择芯片、第二正/负选择芯片，分频置数控制信号由FPGA单元送入可编程分频器。
2.根据权利要求1所述的一种提取待测时钟信号时间间隔参数的电路，其特征在于:所述比较器单端输入待测时钟信号时，比较器未输入待测时钟信号的输入端接地，或者接一个固定比较电平。
3.一种基于权利要求1所述电路的待测时钟信号时间间隔提取方法，其特征在于:通过FPGA单元对三路通路单元中正/负选择芯片的正/负极性选择，以及可编程分频器的分频置数的控制，三路通路单元分别锁定三个相应待测时钟信号的边沿，将三个待测时钟信号的边沿相互之间两两组合可一次提取出三个时间间隔参数或相邻周期值。
【文档编号】G04F10/00GK104133367SQ201410320982
【公开日】2014年11月5日 申请日期:2014年7月7日 优先权日:2014年7月7日
【发明者】林伟, 程根法 申请人:中国电子科技集团公司第四十一研究所