专利名称：输出驱动器的阻抗控制器及其集成电路与控制方法
技术领域：
本发明有关于一种集成电路(IC)输出驱动电路，尤指一种有关于输出驱动器的阻抗控制器(output driver impedance controller)及其集成电路与控制方法，其可精确用于控制IC的输出的下拉阻抗。
背景技术：
在较早的集成电路(IC)设计中，CMOS输出驱动器配置为推挽式(push-pull)元件。因此，输出总线上所看到的噪声会响应各种因素(包括电路温度、供应电压、制备工艺差异、总线上的元件数目等)而明显地变动。在最近几年，因为技术发展已导致元件尺寸与电平的缩小(scaling)，所以已迫使设计者积极地处理外部总线上的噪声问题，以使系统内的电路的运作速度达到最大值。
最近的输出驱动器解决方式中的一观点已使工业从推挽式输出配置改变为差动接收器配置。在差动接收器配置中，差动接收器的一侧以一参考电压来供应，而另一侧由一开路漏极N通道元件来驱动。该开路漏极N通道元件位于芯片上，而总线上拉终端阻抗(termination)一般位于外部，通常位于系统主机板或类似之物上。将上拉终端阻抗位于主机板上可使系统设计者处理迄今未能处理的总线噪声问题时，具有一定程度的弹性。
在工业中，上述的输出驱动器的型式已变得很盛行。此种盛行中的一种特别显著的例子由Pentium II x86微处理器(英特尔公司的产品)来显示。Pentium II使用开路漏极N通道输出元件，来驱动具有1.0伏特(V)参考临界电压的1.5V总线。关于此处理器的主机板一般会使用56欧姆的上拉终端阻抗。虽然还未指定特定的下拉阻抗，但是已使用开路漏极输出驱动器，以符合总线切换及时序规格。然而，未对制备工艺、电压、以及温度变化进行补偿，会使一开路漏极N通道输出驱动器的通道电阻的任意处约从4欧姆变化到80欧姆。并且因为微处理器的设计者只能预先考虑制备工艺、电压、以及温度变动的可接受范围，所以已迫使Pentium-II兼容主机板的设计将2-3纳秒(ns)等级的变动率(slew rate)控制加到输出信号线，以降低输出总线上的噪声。
在Pentium-III中，英特尔引进一种机制，通过此机制会提供可用来设定总线上的输出驱动器的阻抗的参考阻抗给设计者。处理器封装上的接脚(称为NCHCTRL)经由一精密的14欧姆电阻(最大指定电阻值为16欧姆)而连接至总线电压(称为VTT)。精密电阻外接于微处理器芯片，因此与芯片上的输出驱动器所看到的温度及电压变化无关。
发明内容
本发明的发明目的是提供能够精确控制IC的输出的下拉阻抗的输出驱动器的阻抗控制器及其集成电路与控制方法。
本发明一实施例揭示了一种输出驱动器的阻抗控制器，其基于一参考值来控制至少一输出的下拉阻抗。此控制器包括一可编程参考阻抗产生器、至少一个输出驱动器其耦接至一对应的输出以及一阻抗匹配控制器。该可编程参考阻抗产生器用以产生一参考阻抗，该参考阻抗由一参考阻抗控制输入所控制。每个输出驱动器包括一可编程输出阻抗产生器，该可编程输出阻抗产生器耦接至一输出，并且由一输出阻抗控制输入所控制。该阻抗匹配控制器用以持续调整该参考阻抗控制输入，以使该参考阻抗与一预定容忍度内的参考值匹配，并且会基于该参考阻抗控制输入，而产生该输出阻抗控制输入。
在另一实施例中，可编程参考阻抗产生器及每个可编程输出阻抗产生器包括有相互匹配的阻抗元件的一二进制阵列，如相互匹配的N通道元件。该阻抗匹配控制器可包括一电压感测器及逻辑阻抗控制器。在此情况中，该电压感测器用以感测基于一输入总线电压的一参考电压，与该可编程参考阻抗产生器的一电压之间的一电压差异，并且会使其显示的一误差信号致能。该逻辑阻抗控制器基于该误差信号来调整该参考阻抗控制输入。在此一实施例中，该参考值为与该可编程参考阻抗产生器串联的一参考电阻，并且输入总线电压可施加跨接在此串联组合上。
本发明的另一特征是提供逻辑偏压调整器，用以将一偏压量与该参考阻抗控制输入结合，而产生该输出阻抗控制输入。亦可包括逻辑输出偏压器，用以产生该偏压量，如可编程保险丝或类似的元件。
本发明的再一特征是该阻抗匹配控制器可包括一第一控制器以及一第二控制器。该第一控制器耦接至一外部参考电阻，用以产生一第一参考值。该第二控制器包括一内部参考电阻，用以产生一第二参考值。在此情况中，该第一控制器还可包括逻辑检测器，该逻辑检测器用以监测该参考阻抗控制输入，以判断该第一参考值是否耦接，并且若未耦接该第一参考值，则会使该第二控制器致能。
本发明一实施例揭示了一种集成电路(IC)，其包括一第一参考接脚用以接收一参考电压、至少一个输出接脚、至少一个输出驱动器以及逻辑阻抗匹配器。每个输出驱动器包括一可编程输出阻抗产生器。该可编程输出阻抗产生器由一输出阻抗控制输入来控制，并且耦接用以驱动一对应的输出接脚。该逻辑阻抗匹配器包括一可编程参考阻抗产生器、逻辑比较器以及逻辑输出器。该可编程参考阻抗产生器由一参考阻抗控制输入来控制；该逻辑比较器用以持续调整该参考阻抗控制输入，以使在一预定容忍度内，耦接至该第一参考接脚及该可编程参考阻抗产生器的一参考电阻中的值相等。该逻辑输出器基于该参考阻抗控制输入来控制该输出阻抗控制输入。
本发明的又一特征是该参考电压可施加跨接在该参考电阻及该可编程参考阻抗产生器的一串联耦合上。在此情况中，该逻辑比较器试图使一预定电压容忍度内的电压相等。该IC还可包括一第二参考接脚，该第二参考接脚一端耦接至该可编程参考阻抗产生器，以及另一端耦接至一外部参考电阻的一端，该外部参考电阻的另一端耦接至该第一参考接脚。
本发明的又一特征是在于其IC还可包括一内部参考电阻。该可编程参考阻抗产生器可包括由一第一参考阻抗控制输入来控制及耦接至该第二参考接脚的一第一可编程参考阻抗产生器，以及由一第二参考阻抗控制输入来控制及耦接至该内部参考电阻的第二端的一第二可编程参考阻抗产生器。在此情况中，该逻辑比较器可包括第一逻辑比较器以及第二逻辑比较器。第一逻辑比较器，用以调整该第一参考阻抗控制输入，以试图使一第一容忍度内的该外部参考电阻及该第一可编程参考阻抗产生器的电压相等。第二逻辑比较器，用以调整该第二参考阻抗控制输入，以试图使一第二容忍度内的该内部参考电阻及该第二可编程参考阻抗产生器的电压相等。该IC还可包括逻辑检测器，该逻辑检测器用以监测该第一参考阻抗控制输入，用以检测该外部参考电阻的存在，并且会产生其显示的一致能信号。该逻辑输出器基于该致能信号来选择该第一参考阻抗控制输入及该第二参考阻抗控制输入中的一个，以产生该输出阻抗控制输入。
本发明的又一特征在于该IC还可包括逻辑输出偏压器，用以产生一调整值，其中该逻辑输出器包括逻辑偏压调整器，用以将该参考阻抗控制输入与该调整值结合，而产生该输出阻抗控制输入。
本发明还可提供一种控制至少一个输出驱动器的下拉阻抗的方法，其包括施加一参考电压到一参考电阻，以及具有一参考阻抗输入的一参考阻抗产生器，周期性地调整该参考阻抗输入，以使该参考阻抗产生器的阻抗与一预定容忍度内的该参考电阻相等，以及基于该参考阻抗输入来控制至少一个输出阻抗产生器的一输出阻抗输入，其中每个输出阻抗产生器耦接至一对应输出驱动器。
本发明提供的上述的方法还可包括感测该参考阻抗产生器以及与该参考电压串联的该参考电阻的一共同接面的电压，以及将共同接面的电压与该参考电压的一半进行比较。此方法还可包括提供一内部参考电阻，检测一外接参考电阻及产生其显示的致能信号，以及基于致能信号，而在该内部参考电阻及该外部参考电阻之间作一选择。周期性地调整该参考阻抗输入可通过在一时钟信号的选择周期期间，使一数字值增加或降低来实施。
本发明提供的上述的方法还可包括将一偏压调整值编程，其中控制一输出阻抗输入包括将该偏压调整值与该参考阻抗输入结合。此方法还可包括基于一输出致能信号，而使每个输出驱动器致能或禁能。此方法还可包括基于该参考阻抗输入，而使参考阻抗产生器的相互匹配阻抗元件中的数个选定的二进制阵列致能，以及基于该输出阻抗输入，而使每个输出阻抗产生器的相互匹配阻抗元件中的数个选定的二进制阵列致能。
本发明的输出驱动器的阻抗控制器及其集成电路、控制方法对于温度、电压、制程工艺的变化等的变动是不敏感，从而可用于精确控制IC的输出。
图1为根据本发明的一范例实施例的包括一输出驱动器的阻抗控制器的一集成电路(IC)的简化方块图；图2为根据本发明的一范例实施例的图1中的逻辑阻抗匹配器的更详细的方块图；图3为根据本发明的一范例实施例所实施的一阻抗产生器300的示意图，其可用来当作图2的阻抗产生器中的任一个或二者；图4为根据本发明的图1中的每个输出驱动器的一范例实施例的示意图；以及图5为根据本发明的一范例实施例的控制至少一个输出驱动器的下拉阻抗的方法的流程图。
其中，附图标记说明如下101集成电路(IC) 103逻辑阻抗匹配器1056位内部总线 107多个输出驱动器109逻辑输出偏压器 110保险丝201R控制器 203NR控制器205，211电压感测器 207、213、300阻抗产生器209，215逻辑阻抗控制器 210逻辑零检测器217逻辑偏压调整器301、401第二阵列群组303、403第三阵列群组305、405第四阵列群组307、407第五阵列群组309、409第六阵列群组311缓冲器411缓冲器413、415、417、419、421、423与门501、503、505、507、509、511、513、515、517步骤具体实施方式
以下说明将使本领域技术人员能完成及使用本发明，如特定应用及其需求的本文内所提供的。然而，对于本领域技术人员而言，对较佳实施例的各种修改将是属于显而易见的，并且在此所定义的一般原则可应用于其它实施例。因此，本发明不意欲受限于在此所显示及说明的特定实施例，而是符合在此所揭示的原则及新颖性的最广的范围。
本申请的发明人已体会并认识到有关精密总线下拉阻抗，以及使用外接耦合电阻当作设定开路漏极N通道输出驱动器的下拉阻抗的参考的市场需求。因此，其已发展一种会将阻抗提供给总线的输出驱动器的阻抗控制器(output driver impedance controller)，其对于温度、电压、制造变化等的变动是不敏感的，现结合附图1-5作进一步的说明。
请参阅图1所示的根据本发明的一范例实施例的包括一输出驱动器的阻抗控制器的一集成电路(IC)101的简化方块图。其中IC 101包括许多可用于外接的输入/输出(I/O)接脚，包括一总线电压输入接脚VTT、一N通道控制接脚NCHCTRL、以及显示为OUT1、OUT2、...、OUTN的多个输出接脚，其中N为正整数。用以产生一参考总线电平的外部电压信号VTT位于接脚VTT上，例如是1.5伏特(V)。在一实施例中，以虚线显示的一可选择的外部参考电阻REXT耦接于接脚VTT与NCHCTRL之间。若未提供电阻REXT，则会使用一内部电阻RINT来取代，当作预设参考电阻，如下文进一步的说明。在一特定实施例中，电阻REXT为14欧姆，并且可为一精密电阻或类似的电阻(例如，1％电阻)。在此特定实施例中，电阻RINT也是14欧姆的精密电阻。
该IC 101包括逻辑阻抗匹配器103，其用以监测选择的参考电阻及内部阻抗产生器的阻抗。在所显示的实施例中，逻辑阻抗匹配器103用以监测接脚VTT及NCHCTRL的电平。逻辑阻抗匹配器103会将6位内部总线105上的6位数字值OSUM[5:0]传送到位于IC 101上的多个输出驱动器107，其中输出驱动器107会个别地从1到N予以编号。每一个个别的输出驱动器107会耦接至一相对应的输出接脚，个别地显示为OUT1、OUT2、...、OUTN。在每个输出驱动器107内，OSUM[5:0]值中的每个位会使具有共漏极点，并且用来驱动对应的OUTx接脚(其中「x」为从1到代表特定输出接脚的N的数目)的对应的一群相互匹配的N通道元件的阵列致能/禁能。OSUM[5:0]值是通过具有根据输出驱动器的希望的输出状态而设定的状态的输出致能信号OEN来限定。OEN信号是通过元件逻辑(未显示)来产生，用以设定对应的输出接脚OUTx的输出信号状态，其中输出信号与输出接脚的名称假设相同，亦即，输出接脚OUT1会显示各自的输出信号OUT1，输出接脚OUT2会显示输出信号OUT2等。当对应的OUT信号为逻辑低电平时，OSUM[5:0]值会指定每个输出驱动器107中，即将开启(致能)的开路漏极N通道元件的数目。在一实施例中，6位总线105会以64个相等间隔的步骤，而可调整输出驱动器的阻抗。
在运作时，逻辑阻抗匹配器103会保持相互匹配的N通道元件的一局部二进制阵列，其实质上与每个输出驱动器107中的二进制阵列相同。每个阵列会配置或分成用于数字输出阻抗控制的二进制群组，如下文进一步的说明。会持续监测逻辑阻抗匹配器103内的局部二进制阵列的阻抗，并且会调升或调降OSUM[5:0]值，以致于跨接内部阵列的电压位于跨接选择参考电阻(其为电阻REXT或电阻RINT)的电压的一预定容忍度内。在一实施例中，预定容忍度为约50毫伏特(mV)的误差电压。若未连接电阻REXT，以致跨接于接脚VTT及NHCTRL的电压不存在，则逻辑阻抗匹配器103可使用电阻RINT来取代，当作设定输出驱动器107的阻抗的参考。在一实施例中，一总线时钟(INT BCLK)的每二个周期会决定输出驱动器107的最佳阻抗，并且显然会更新输出驱动器107。
逻辑输出偏压器109用以使位于总线105上的OSUM[5:0]值加上或减去偏压。从逻辑输出偏压器109传送到逻辑阻抗匹配器103的一4位值ADD[3:0]用以识别OSUM[5:0]值要加上或减去的数量。由逻辑输出偏压器109传送到逻辑阻抗匹配器103的一控制信号SUBEN会决定是否要加上(当SUBEN未致能)或减去此数量(当SUBEN致能)。在一实施例中，OSUM[5:0]值会直接要加上(例如，当SUBEN为逻辑0或未致能)或直接减去(例如，当SUBEN为逻辑1或致能)ADD[3:0]值。在另一实施例中，OSUM[5:0]值会根据ADD[3:0]的值及信号SUBEN而成比例地增加或降低。例如，若ADD[3:0]设定于1000b(二进制)且信号SUBEN未致能，则OSUM[5:0]会以百分之五十增加。
在一特定实施例中，逻辑输出偏压器109包括，或者是通过包含于IC 101上的一组保险丝110来编程。例如，此组保险丝110的编程状态通过以一部一部为基础的测试程序或类似的程序来决定。此组保险丝110中的几乎每一个对应于OSUM[5:0]值的较低位。以此方式，烧断选择的保险丝可使设计者增加或降低OSUM[5:0]值。因此，若想要的话，逻辑输出偏压器109为一种使设计者能改变输出电平的控制机制。在一实施例中，逻辑输出偏压器109用来对对应的输出产生或多或少的噪声免疫力。
图2为根据本发明的一范例实施例的逻辑阻抗匹配器103的更详细的方块图。逻辑阻抗匹配器103包括R控制器201及NR控制器203，其两控制器实质上相似。R控制器201及NR控制器203均有接收INT BCLK信号。R控制器201包括一电压感测器205，用以监测接脚VTT及NCHCTRL的电压，其中NCHCTRL局部地显示为信号INPA。信号INPA会传送到参考到接地端的阻抗产生器207，阻抗产生器207基于一输入控制值RSUM[5:0]而显示信号INPA与接地端之间的阻抗。电压感测器205可有效地将接脚VTT与NCHCTRL之间的电压，与接脚NCHCTRL到接地端的电压进行比较，而产生送到逻辑阻抗控制器209的信号HI及LO，以试图与一预定容忍度内的电平相等。逻辑阻抗控制器209会增加/降低RSUM[5:0]值，以控制阻抗产生器207的阻抗，直到VTT-INPA＝预定误差电压内的INPA(或以致于信号INPA的电压为电压VTT的一半)。换句话说，假设电阻REXT为外接，电压感测器205及逻辑阻抗控制器209会配合，以试图使跨接阻抗控制器207的电压与跨接预定误差电压内的电阻REXT的电压相等。
当电阻REXT为外接时，VTT来源电压通过电阻REXT及阻抗产生器207的阻抗而分压，而提供信号INPA上的对应电压。若信号INPA的电压太高(表示阻抗产生器207的阻抗太高(或大于REXT))，则电压感测器205会使HI信号致能，并且使LO信号无效。逻辑阻抗控制器209会通过增加RSUM[5:0]值来回应，以降低阻抗产生器207的值。当阻抗产生器207的阻抗太低时，电压感测器205会使LO信号致能，并且会使HI信号无效。逻辑阻抗控制器209会通过降低RSUM[5:0]值来回应，以增加阻抗值。在所显示及说明的实施例中，虽然也考虑比例关系，但是RSUM[5:0]值与阻抗产生器207的阻抗成反比。
在一实施例中，电压感测器205包括一对感测放大器(未显示)，其具有由与电压VTT的一半电压相关的预定误差电压所区隔的电压参考装置。在此情况中，高感测放大器设定约为超过1/2VTT的误差电压的一半，用以控制HI信号，低感测放大器设定为低于1/2VTT的误差电压的一半，用以控制LO信号。每个感测放大器会比较与其设定点相关的信号INPA的电压。若信号INPA的电压上升到超过误差电压的一半，则会使HI致能，若信号INPA的电压下降到低于误差电压的一半，则会使LO致能，而若信号INPA的电压位于1/2VTT的误差电压的一半内，则不会使HI或LO致能，并且不会采取动作。在一更特定的实施例中，预定误差电压约为50mV，以致于高感测放大器设定约为超过1/2VTT 25mV，而低感测放大器设定约为低于1/2VTT25mV。误差电压的间隙可设定用于较高精确度的严格容忍度，或者是设定为相当宽的容忍度，以节省功率。
在一实施例中，逻辑阻抗控制器209为由信号INT BCLK所控制的一数字电路，并且在信号INT BCLK的选择周期期间(如每个时钟周期或每隔一个时钟周期等)会调整(例如，增加或降低)RSUM[5:0]值。
R控制器201还包括逻辑零检测器210，其用以接收RSUM[5:0]值，并且提供一信号NR EN到逻辑偏压调整器217及NR控制器203。当逻辑零检测器210检测到RSUM[5:0]的值表示未放置电阻REXT时，则信号NR EN会致能，而使NR控制器203致能。在所显示的此实施例中，若未连接电阻REXT，则信号NCHCTRL会趋于接近接地端电平的浮接低电平，而使电压感测器205持续使LO信号致能。逻辑阻抗控制器209通过重复地减少RSUM[5:0]值，以试图增加阻抗产生器207的阻抗，以增加信号INPA的电压。而因为信号INPA仍趋向零，所以RSUM[5:0]值会降为零(例如，000000b)，而使逻辑零检测器210将信号NR EN致能，而有效地使NR控制器203致能，并且使R控制器201禁能。
NR控制器203包括电压感测器211、阻抗产生器213及逻辑阻抗控制器215，其实质上与电压感测器205、阻抗产生器207及逻辑阻抗控制器209相同，且实质上以相同的方式运作。然而，在此情况中，接脚VTT会连接到电压感测器211及电阻RINT(其具有用以产生送到电压感测器211的另一端的一信号INPB的另一端)的一端。逻辑阻抗控制器215会产生一控制值NRSUM[5:0]，而送到阻抗产生器213。在此情况中，电压感测器211及逻辑阻抗控制器215会配合，以试图以如R控制器201所述的相似方式，而使跨接阻抗产生器213的电压与跨接预定误差电压内的电阻RINT的电压相等。
RSUM[5:0]值、NRSUM[5:0]值及信号NR EN会分别传送到逻辑偏压调整器217的RSUM[5:0]、NRSUM[5:0]及SEL NR输入。信号INT BCLK及SUBEN及ADD[5:0]值也会传送到逻辑偏压调整器217。信号NREN会指示逻辑偏压调整器217，使用来自于R控制器201的6位总和(SUM)值(例如，RSUM[5:0])或来自于NR控制器203的6位总和值(例如，NRSUM[5:0])。在时钟信号INT BCLK的选择周期期间(如每隔一个时钟周期或类似的时钟周期)，逻辑偏压调整器217也会基于ADD[3:0]值及控制信号SUBEN来调整(例如，增加或降低)选择的总和值的值。如先前所述，在一实施例中，选择的总和值会加上或减去ADD[3:0]值，而在另一实施例中，选择的总和值会根据ADD[3:0]值而成比例地增加或降低。最终结果会通过逻辑偏压调整器217来致能，而当作IC 101的总线105上的OSUM[5:0]值。以此方式，OSUM[5:0]值为RSUM[5:0]及NSUM[5:0]值两者之一的一偏压调整形式。
图3为根据本发明的一范例实施例所实施的阻抗产生器300的示意图，其可用来当作阻抗产生器207，213中的任一个或二者。阻抗产生器300包括63个N通道元件N1-N63(或N63:N1)的一二进制阵列。在一实施例中，每个N通道元件N63:N1会相互匹配，以致于漏极到源极的阻抗实质上会相同。每个元件N63:N1的源极耦接至接地端，而其漏极耦接至一信号INP，信号INP代表阻抗产生器207的信号INPA或阻抗产生器213的信号INPB。元件N63:N1是二进制地分组，以对应二进制阻抗值SUM[5:0](其代表来自于阻抗产生器207的RSUM[5:0]值或来自于阻抗产生器213的NRSUM[5:0]值)的六个位中的每一个。一第一阵列群组为单一元件N1，其具有用以接收一信号NS0的栅极，一第二阵列群组301包括二个元件N2及N3(N3:N2)，每个元件具有用以接收一信号NS1的栅极，一第三阵列群组303包括四个元件N4-N7(N7:N4)，每个元件具有用以接收一信号NS2的栅极，一第四阵列群组305包括八个元件N8-N15(N15:N8)，每个元件具有用以接收一信号NS3的栅极，一第五阵列群组307包括16个元件N16-N31(N31:N16)，每个元件具有用以接收一信号NS4的栅极，以及一第六阵列群组309包括32个元件N32-N63(N63:N32)，每个元件具有用以接收一信号NS5的栅极。
信号NS5-NS0会构成由缓冲器311(其用以接收SUM[5:0]值)所致能的一二进制值NS[5:0]。NS[5:0]值中的每个位为SUM[5:0]值中的对应位的缓冲形式。例如，缓冲SUM5位，而产生NS5位；缓冲SUM4位，而产生NS4位等等。因此，当SUM[5:0]值提升或增加时，信号INP的阻抗会降低，且反之亦然。例如，100000b的SUM[5:0]值会使阵列群组309致能，阵列群组30并联耦接该多个N通道元件的一半元件(或32个)，而100001b的SUM[5:0]值会使阵列群组N1及309致能，阵列群组N1及309并联耦接该多个N通道元件中的33个元件，而100010b的SUM[5:0]值会使阵列群组301及309致能，阵列群组301及309并联耦接N通道元件中的34个，以此类推。000000b的SUM[5:0]值会关闭所有N通道元件而为一高阻抗状态，而111111b的值会使所有63个N通道元件致能而为一最低阻抗电平。在一实施例中，元件N63:N1的阵列会按尺寸排列及分组，而产生范围从约4到24欧姆的下拉阻抗，用以使操作温度及总线电压情况以及预先考虑的制备工艺变化在预期的范围内预留边限。
图4为根据本发明的每个输出驱动器107的一范例实施例的示意图。输出驱动器107包括63个N通道元件N63:N1的阵列，其实质上以与每个阻抗产生器207及213的元件N63:N1相同的方式来实施及二进制地分组。N通道元件N63:N1会相互匹配，并且每个元件包括耦接至接地端的源极，以及耦接至一输出信号OUT(其代表实施对应的输出驱动器1-N的输出接脚OUT1-OUTN中的任一个)的漏极。如图4所示，一第一阵列群组包括元件N1，一第二阵列群组401包括二个元件N3:N2，一第三阵列群组403包括四个元件N7:N4，一第四阵列群组405包括八个元件N15:N8，一第五阵列群组407包括16个元件N31:N16，以及一第六阵列群组309包括32个元件N63:N32。
总线105上的OSUM[5:0]值会传送到IC 101上的输出驱动器107的每个输出驱动器，并且位于每个输出驱动器107内，而传送到缓冲器411。缓冲器411实质上以与缓冲器311相同的方式来配置，并且会输出值S[5:0]，其中来自于缓冲器411的S[5:0]值的每个位为OSUM[5:0]值中的对应位的缓冲形式。S0-S5位信号中的每个位信号会分别传送到二个输入与门413、415、417、419、421及423的相对应阵列的一输入端。与门413-423中的每个与门的另一输入端会接收信号OEN。与门413的输出耦接至元件N1的栅极，与门415的输出耦接至元件N3:N2的栅极，与门417的输出耦接至元件N7:N4的栅极，与门419的输出耦接至元件N15:N8的栅极，与门421的输出耦接至元件N31:N16的栅极，而与门423的输出耦接至元件N63:N32的栅极。
当信号OEN低电平致能为逻辑0时，因为所有N通道元件为关闭，所以输出驱动器107的输出的信号OUT会处于高阻抗状态。当信号OEN高电平致能为逻辑1时，则输出驱动器107实质上会以与阻抗产生器300相同的方式来运作。在此种情况中，并联耦接的N通道元件的数目会响应降低(或增加)的OSUM[5:0]值而降低(或增加)，这样，可有效的增加(或降低)施加于信号OUT的阻抗。
总结及参考图2中所显示的逻辑阻抗匹配器103，当电阻REXT外接于接脚NCHCTRL与VTT之间时，则R控制器201会调整RSUM[5:0]值，直到阻抗产生器207具有约为电阻REXT的电阻值的阻抗。逻辑偏压调整器217通过信号SUBEN及ADD[3:0]值所显示的数量来调整RSUM[5:0]的值，并且会使偏压调整的OSUM[5:0]值致能。除此之外，若未连接电阻REXT，则NR控制器203会调整NRSUM[5:0]的值，直到阻抗产生器213具有约为电阻RINT的电阻值的阻抗。逻辑偏压调整器217通过信号SUBEN及ADD[3:0]值所显示的数量来调整NRSUM[5:0]的值，并且会使偏压调整的OSUM[5:0]值致能。回来参考图1中所显示的IC 101，OSUM[5:0]值分布于所有的输出驱动器107，其中每个输出驱动器107以实质上与N通道元件的阻抗产生器207及213相同方式而二进制地分布的匹配N通道元件来配置。因此，施加于每个OUTN信号的阻抗约与参考电阻REXT或RINT相等。
图5为表示根据本发明的一范例实施例的控制至少一个输出驱动器的下拉阻抗的方法的流程图。在第一方块501，表示会将选用的偏压调整值编程。在如先前所述的特定IC实施例中，烧断包含于IC 101的选择的保险丝会产生一种控制机制，来补偿遍及IC 101各处的制备工艺的变化。在下一方块503，表示一内部参考电阻可用来当作某些实施例，或在未提供外部参考电阻的情况中或想要提供设计选择的一预设参考。若有提供内部参考电阻的话，此方法包括检测外接参考电阻，并且在内部电阻与外部电阻之间作一选择(例如，若未检测到外部电阻，会选择内部电阻)。
在下一方块505，表示一参考电压会施加到选择的参考电阻，以及具有一参考阻抗输入的一参考阻抗产生器。在所显示的实施例中，该参考电压为总线电压，其会施加跨接在该参考电阻及该参考阻抗输入的串联耦合上。在下一方块507，表示会周期性地(例如，持续地)调整该参考阻抗输入，以使参考阻抗产生器的阻抗与一预定容忍度内的参考电阻相等。在所显示的实施例中，在参考电阻与参考阻抗产生器之间的共同接面会感测到一电压，且此电压会与输入总线电压(例如，VTT)的一半进行比较。在下一方块509，表示参考阻抗产生器的相互匹配阻抗元件的数个选定的二进制阵列会基于参考阻抗输入而致能。在所显示的实施例中，该参考阻抗输入为一数字值，其中每个位会使相互匹配N通道元件的阵列中的选定群组致能。
在下一方块511，表示送到每个输出阻抗产生器的输出阻抗输入基于该参考阻抗输入来控制。在下一方块513，表示若将一偏压调整值编程，该偏压调整值会与该参考阻抗输入结合，以调整该输出阻抗输入。在所显示的实施例中，逻辑偏压调整器217会将ADD[5:0]值并入(相加、相减、或结合)选择的SUM[5:0]值，而产生送到每个输出驱动器107的OSUM[5:0]值。在下一方块515，表示输出阻抗产生器的相互匹配阻抗元件的数个选定的二进制阵列会基于该输出阻抗输入而致能。如先前所述，每个输出驱动器107包括相同配置的相互匹配N通道元件(如参考阻抗产生器207，213中的任一个)，以致于该输出阻抗会基于该参考阻抗及任何输出偏压调整。最后，在最后的方块517，表示会使用一输出致能信号，而使该输出致能或禁能。
根据本发明的实施例的一输出驱动器的阻抗控制器在运作期间，会以易了解的方式来持续调整一IC的每个输出驱动器的阻抗。会以易了解电路的基本运作的方式而持续地监测及调整阻抗，来补偿温度、电压、以及制备工艺的变化。因为变化是以与信号INPA或INPB成比例的方式出现，所以信号VTT的变动不会影响输出驱动器的阻抗。使用电阻REXT会产生使用电阻RINT没有的一优点，使用电阻REXT时会完全与IC 101的温度变化无关。
虽然本发明已配合其某些较佳形式，而相当详细地说明，但是其它的形式及变化是可行的且可考虑的。例如，可考虑使可编程阻抗产生器207，213与参考电阻相等的各种变化的方法，如目前技术或类似的技术。此外，虽然本发明考虑到使用金氧半导体(MOS)型式元件(包括互补MOS元件及类似元件，例如是NMOS及PMOS晶体管)的一种实施方式，但是也可以类似的方式应用于不同或模拟型式的技术或拓扑，如双载子元件或类似元件。
最后，本领域技术人员应该了解到的是，在不脱离后附的权利要求所定义的本发明的精神及范围之下，为了进行与本发明相同的目的，其可立即使用揭示的概念及特定的实施例，来当作设计或修改其它的结构的基础。
权利要求
1.一种输出驱动器的阻抗控制器，其基于一参考值，来控制至少一个输出的下拉阻抗，包括有一可编程参考阻抗产生器，用以产生由一参考阻抗控制输入所控制的一参考阻抗；至少一个输出驱动器，每个输出驱动器包括一可编程输出阻抗产生器，其耦接至一对应输出，并且由一输出阻抗控制输入所控制；以及一阻抗匹配控制器，用以持续调整该参考阻抗控制输入，以使该参考阻抗与一预定容忍度内的该参考值匹配，并且基于该参考阻抗控制输入，而产生该输出阻抗控制输入。
2.如权利要求1所述的输出驱动器的阻抗控制器，其中该可编程参考阻抗产生器及该至少一个可编程输出阻抗产生器中的每一个可编程输出阻抗产生器包括相互匹配阻抗元件的一二进制阵列。
3.如权利要求1所述的输出驱动器的阻抗控制器，其中该阻抗匹配控制器，包括有一电压感测器，用以感测基于一输入总线电压的一参考电压，与该可编程参考阻抗产生器的一电压之间的一电压差异，并且会使其显示的一误差信号致能；以及逻辑阻抗控制器，其基于该误差信号，来调整该参考阻抗控制输入。
4.如权利要求3所述的输出驱动器的阻抗控制器，其中该参考值包括一参考电阻，并且其中该输入总线电压施加跨接在该参考电阻及该可编程参考阻抗产生器的串联耦合上；该逻辑阻抗控制器用以接收一时钟信号，并且在该时钟信号的选择周期期间，会使该参考阻抗控制输入增加或降低。
5.如权利要求1所述的输出驱动器的阻抗控制器，其中还包括逻辑偏压调整器，用以将一偏压量与该参考阻抗控制输入结合，而产生该输出阻抗控制输入；逻辑输出偏压器，其会编程而产生该偏压量。
6.如权利要求1所述的输出驱动器的阻抗控制器，其中该阻抗匹配控制器包括有一第一控制器，耦接至一外部参考电阻，用以产生一第一参考值，该第一控制器还包括逻辑检测器，用以监测该参考阻抗控制输入，以判断该第一参考值是否耦接，并且若未耦接该第一参考值，则会使该第二控制器致能；以及一第二控制器，包括一内部参考电阻，用以产生一第二参考值。
7.一种集成电路，包括有多个接脚，包括用以接收一参考电压的一第一参考接脚，以及至少一个输出接脚；至少一个输出驱动器，每个输出驱动器包括一可编程输出阻抗产生器，其由一输出阻抗控制输入来控制，并且耦接用以驱动该至少一个输出接脚的一对应输出接脚；以及逻辑阻抗匹配器，包括一可编程参考阻抗产生器，其由一参考阻抗控制输入来控制；逻辑比较器，其用以持续调整该参考阻抗控制输入，以使在一预定容忍度内，耦接至该第一参考接脚及该可编程参考阻抗产生器的一参考电阻中的值相等；以及逻辑输出器，其基于该参考阻抗控制输入来控制该输出阻抗控制输入。
8.如权利要求7所述的集成电路，其中该参考电压施加跨接在该参考电阻及该可编程参考阻抗产生器的一串联耦合上，并且其中该逻辑比较器试图使一预定电压容忍度内的电压相等。
9.如权利要求7所述的集成电路，其中还包括一第二参考接脚，其耦接至该可编程参考阻抗产生器，以及耦接至该参考电阻的一端，该参考电阻包括一外部参考电阻，其另一端耦接至该第一参考接脚。
10.如权利要求9所述的集成电路，其中该逻辑阻抗匹配器包括有一内部参考电阻，具有耦接至该第一参考接脚的一端，以及一第二端；以及该可编程参考阻抗产生器包括由一第一参考阻抗控制输入来控制及耦接至该第二参考接脚的一第一可编程参考阻抗产生器，以及由一第二参考阻抗控制输入来控制及耦接至该内部参考电阻的该第二端的一第二可编程参考阻抗产生器；该逻辑比较器包括第一逻辑比较器，用以调整该第一参考阻抗控制输入，以试图使一第一容忍度内的该外部参考电阻及该第一可编程参考阻抗产生器的电压相等，以及第二逻辑比较器，用以调整该第二参考阻抗控制输入，以试图使一第二容忍度内的该内部参考电阻及该第二可编程参考阻抗产生器的电压相等；逻辑检测器，用以监测该第一参考阻抗控制输入，用以检测该外部参考电阻的存在，并且会产生其显示的一致能信号；以及该逻辑输出器基于该致能信号，来选择该第一参考阻抗控制输入及该第二参考阻抗控制输入中的一个，以产生该输出阻抗控制输入。
11.如权利要求10所述的集成电路，其中还包括有逻辑输出偏压器，用以产生一调整值；以及该逻辑输出器包括逻辑偏压调整器，用以将该参考阻抗控制输入与该调整值结合，而产生该输出阻抗控制输入。
12.如权利要求7所述的集成电路，其中该逻辑比较器包括有一电压感测器，耦接至该第一参考接脚及该可编程参考阻抗产生器，用以检测跨接该参考电阻及该可编程参考阻抗产生器的电压，并且会使其显示的一误差信号致能；以及逻辑阻抗控制器，其基于该误差信号，来调整该参考阻抗控制输入。
13.如权利要求12所述的集成电路，其中该参考阻抗控制输入包括有一数字值，其中该逻辑阻抗控制器用以接收一时钟信号，并且会响应该时钟信号的选择周期，而使该参考阻抗控制输入增加或降低。
14.一种控制至少一个输出驱动器的下拉阻抗的方法，包括将一参考电压施加到一参考电阻，以及具有一参考阻抗输入的一参考阻抗产生器；周期性地调整该参考阻抗输入，以使该参考阻抗产生器的阻抗与一预定容忍度内的该参考电阻相等；以及基于该参考阻抗输入来控制至少一个输出阻抗产生器的一输出阻抗输入，每个输出阻抗产生器耦接至一对应输出驱动器。
15.如权利要求14的方法，其中还包括有感测该参考阻抗产生器，以及与该参考电压串联的该参考电阻的一共同接面的电压；以及该周期性地调整包括将该共同接面的电压与该参考电压的一半电压进行比较。
16.如权利要求14的方法，其中还包括提供一内部参考电阻；检测一外接参考电阻及产生其显示的一致能信号；以及基于该致能信号，而在该内部参考电阻及该外部参考电阻之间作一选择。
17.如权利要求14的方法，其中还包括将一偏压调整值编程；以及该控制一输出阻抗输入包括将该偏压调整值与该参考阻抗输入结合。
18.如权利要求14的方法，其中还包括基于该参考阻抗输入，而使该参考阻抗产生器的相互匹配阻抗元件的数个选定的二进制阵列致能；以及基于该输出阻抗输入，而使每个输出阻抗产生器的相互匹配阻抗元件的数个选定的二进制阵列致能。
全文摘要
本发明提供了一种输出驱动器的阻抗控制器及其集成电路与控制方法，其基于一参考值，来控制至少一个输出的下拉阻抗。此控制器包括一可编程参考阻抗产生器、至少一个输出驱动器其耦接至一对应的输出以及一阻抗匹配控制器。该可编程参考阻抗产生器用以产生由一参考阻抗控制输入所控制的一参考阻抗。每个输出驱动器包括一可编程输出阻抗产生器，其耦接至一输出，并且由一输出阻抗控制输入所控制。该阻抗匹配控制器用以持续调整该参考阻抗控制输入，以使该参考阻抗与一预定容忍度内的参考值匹配，并且会基于该参考阻抗控制输入，而产生该输出阻抗控制输入。本发明对于温度、电压、制程工艺的变化等的变动是不敏感，从而可用于精确控制IC的输出。
文档编号G05F5/00GK1553570SQ20041006179
公开日2004年12月8日 申请日期2004年6月30日 优先权日2003年12月5日
发明者詹姆斯·R·朗勃格, 詹姆斯 R 朗勃格 申请人:智慧第一公司