专利名称：超低电压次带隙电压参考产生器的制作方法
技术领域：
本发明一般涉及一种集成电路(IC),特别是，涉及一种次带隙
参考电压产生器。
背景技术：
可携式装置的需求增加以及技术尺寸缩小，使得数字电路的供
应电压下降。电压参考产生器为许多集成电路(ICs)的主要标准单元 中的一个。可在IV供应电压以上操作的带隙参考产生器广泛地用 于DRAM或闪存中。带隙电压参考必须至少在本质上为4青确，且 对温度、电源供应及负载变化不每文感。
带隙电^各的原理主要为两群以二极管方式连接的双极接面晶 体管(BJT)在不同的射极电流密度下运作。通过以包含一群晶体管的 PTAT(正比于绝对温度)电路的正温度相依性，而消除另一群晶体管 中PN接面的负温度相依性，可产生不随温度改变的一固定的DC 电压输出(Vref)。此电压一般为1.26伏特，约为石圭的带隙。
此解决方案的早期尝试为使用传统双极技术的传统带隙参考 电路，以产生如前述约1.2伏特的稳定低参考电压。然而，由于IC 设计目前以低功率及低电压目标为主流，最近的IC设计一般需要 在低于1伏特的范围下操作。虽然某些传统的带隙参考电路可在些 微低于1伏特的电压下操作，但大部分已知的传统带隙参考电路并 不适合在4氐于0.9伏特的供应电压下4吏用。
因此，需要提供一种改良的低电压次带隙电压参考电路，可在
0.9伏特或更4氐的供应电压下才喿作。此外，本发明的理想特4正及特 性可通过随后的详细说明及后附的申请专利范围、结合附随的图式 及前述的技术领域及先前4支术而更加明显。
发明内容
鉴于前述，本发明实施例提供一种低电压次带隙电压参考产生 器电路，用以在0.9伏特或更低的供应电压下操作，而不需牺牲其 它电或温度特性。
在一实施例中，低电压次带隙电压参考电路包含差动放大器及 第一双极晶体管，其中第一双极晶体管的射极耦合至差动放大器的 负输入端，且基极及集极耦合至电接地。次带隙电压参考电路还包 含射极耦合至差动放大器的正输入端且基极及集极耦合至电接地 的第二双极晶体管，以及用以输出带隙参考电压的带隙参考电压输 出模组。参考电路还包含DC偏压电路，供应预定电压输出于高及 低电压端之间，高电压端耦合至第一及第二双极晶体管的两集极， 而低电压端耦合至第一及第二双极晶体管的两基极，以改善低VDD 特性。
在另一实施例中，^f氐电压次带隙电压参考电路包含差动^:大器 及第一双极晶体管，其中第一双极晶体管的射极耦合至差动放大器 的负输入端，且基极及集极耦合至电接地。低电压次带隙电压参考 电路还包含射极耦合至差动放大器的正输入端且基极及集极耦合 至电接地的第二双极晶体管。此外，参考电路包含第PMOS晶体管， 其漏极(汲极)耦合至负输入端，且其栅极(闸极)耦合至差动放 大器的输出端。次带隙电压参考电路还包含第二PMOS晶体管，其 漏极耦合至正输入端，且其栅极耦合至差动放大器的输出端。此外， 参考电路还包含DC偏压电路，供应预定电压输出于高及低电压端
之间，其中高电压端耦合至第一及第二双极晶体管的两个集极，而
低电压端耦合至第一及第二双极晶体管的两个基极，以改善低VDD 特性。
说明书所描述的特征及优点并非完全涵盖的，特别是，在参考 图式、说明书及申请专利范围下，许多其它的特4正及优点对本领域 技术人员来说是显而易见的。此外，应注意，说明书中所使用的语 言主要针对可读性及说明的目的而选择，并非选择用以详细描述或 限制发明标的，而应由申请专利范围来界定发明标的。
通过参考详细说明及权利要求并参照所附视图，可对本发明有 更完整的了解，其中在所有图式中的类似元件符号代表类似的元件。
图1为描述传统次带隙参考产生器100的简化电路示意图2为显示传统次带隙参考产生器电路的效能的简化电路仿真 图200;
图3为根据本发明的一示范性实施例，而描述能够在0.9伏特 或更低的电压下操作的次带隙参考产生器电路300的简化电路示意 图；以及
图4为显示本发明所提出的次带隙参考产生器效能的简化电路 <方真图400。
具体实施例方式
现在将参考附随#见图中所描述的各种实施例而详细描述本发 明。在以下的描述中，提出了特定细节，以提供对本发明的完整了解。
图1为描述传统次带隙参考产生器100的简化电路示意图。传 统次带隙参考产生器100用以4吏用传统Bi-CMOS 4支术来产生稳、定 的低参考电压。传统带隙参考电路100包含基极端耦合至集极端的 两个PNP双才及晶体管106及108、四个电阻器110、 111、 112及113、 三个PMOS晶体管116、 118及130、以及一差动力文大器120。
两个PNP双极晶体管106及108的基极及集极端为接地。PNP 双极晶体管106的射极直接地耦合至节点122,而PNP双极晶体管 108的射才及通过电阻器111而耦合至节点124。 PMOS晶体管116、 118及130的源才及连接至电压源，而PMOS晶体管116的漏极耦合 至节点122、且PMOS晶体管118的漏极耦合至节点124。 PMOS 晶体管116、 118及130的栅极端一起耦合至节点126。电阻器110 耦合至节点122及接地之间，而电阻器112耦合至节点124及接地 之间。电阻器110及112设计为具有相同的电阻值。输出电阻器113 耦合至PMOS晶体管130及接地之间。
节点122连接至差动放大器120的负端，而节点124连接至差 动》文大器120的正端。差动》文大器120的^T出寿馬合至节点126。差 动放大器120设计为在输出 一调节电压于节点126前，感测节点122 及节点124之间的电压差，以控制PMOS晶体管116、 118、及130。
参考电压通过以适当的倍增常数来增加具有反向温度系数的 两个电压而产生。接着，所获得的结果电压将不受温度影响。横跨 双极接面晶体管106及108的基极-射极接面的二极管压降(Vbe)改变互4卜纟色只十;显度(CTAT; complementary腸to画Absolute隱Temperature)。'然 而，若两个双极晶体管106及108在不同的射极电流密度下操作(例 如由图1中耦合于节点124及晶体管108的射才及之间的电阻器111 所造成)，则在晶体管的基极射极中的电压差(△ Vbe)将为正比绝对 温度(PTAT) 。 PTAT的关系3口下△ Vbe = VT ln w,其中VT = &77《、 A为伯兹曼常凄史(Boltzmann，s constant)、 r为绝只于温度、《为电荷而w 为两双极晶体管的电流密度比。PTAT电压可使用适当的加权常数 而加至CTAT电压，以获得固定的参考电压。
当所施加的供应电压及节点122处的电压等于PNP双极晶体管 106的射极基极电压(Vbe)，节点124处的电压将因为电阻器111而 达到高于节点122处电压的等级。这允许差动》文大器120输出一调 节信号于节点126，其将开启PMOS晶体管116、 118、及130。由 差动放大器120以及耦合至电压源(VDD)的PMOS晶体管116、 118、 及130所组成的反馈循环强制节点122及124的电压为相同。因此， 流经电阻器110的电流正比于内置二^^管电压Vbe,而流经电阻器 111的电流正比于两内置二极管电压差(AVbe)。安排电阻器110与 电阻器112相同，将^f吏得其电流为相同。因为流经PMOS 118的电 流为流经电阻器111及112电流的总和，因此其将正比于Vbe + a △ Vbe,这正为与温度无关的参考电压所需。这是基于以下事实 在总和中的两项目具有反向温度系数，而通过调整参数a，可使两 者互相纟氏消。所产生电流是4竟〗象而流经电阻器113,而产生参考电 压于电阻器上。
因为在带隙参考电路100操作过程中，在节点122及124两处 的电压等级改变，差动放大器120将持续感测两节点122及124间 的电压差，以4是供调节信号于节点126,以控制PMOS晶体管116、 118、及130，还由此调整提供于节点122、 124、及138的电流等
级。实施这种类型的反^t系统，可稳定在节点138处的带隙参考电 压。
然而，传统的次带隙参考电路无法在低于0.9伏特的电源电压 (VDD)下才喿作，因为4黄i夸晶体管106的Vbe为0.7伏特，且PMOS 晶体管116的源极漏极饱和电压约0.2伏特。因此，传统的带隙参 考电^各没有足够的空间在VDD=0.9V下操作。
图2为显示传统次带隙参考产生器电路100的输出特性的简化 电路仿真图200。在图200中，X轴表示温度，Y轴表示传统次带 隙参考产生器电路100的输出电压(Vref)。 Vref表示当没有DC偏压 施加于双极晶体管106及108的射极及集才及端之间时，在节点138 处所模拟的输出电位。特别是，识别为201的图形表示在传统系统 100中电源电压(VDD)为0.9伏特的仿真输出电压特性。如图形201 所示，传统带隙参考电路在0.9伏特或更低电压下并非以稳定的方 式操作，其输出电压-温度特性在约0.9伏特处将恶化。这是因为 Vbe (PNP双极晶体管106的射极基极电压)一般为0.7伏特、Vdsat (PMOS晶体管116的源极漏极々包和电压)一4殳为0.2伏特、而4黄^争双 才及晶体管及PMOS晶体管的电压只有0.9伏特，这偵:得传统系统100 在低于0.9伏特的VDD等级下无法操作。然而，最近的IC设计通 常需要可在低于0.9伏特下操作的较低电压的次带隙参考产生器， 使得此传统系统不符合许多应用的要求。
图3为根据本发明示范性实施例而描述能够在0.9伏特或更低 的电压下操作的次带隙参考产生器电路的简化电路示意图。所提出 的新的次带隙参考电路300包含图1的传统带隙参考产生器电路 100以及耦合至基极及集极端之间的负DC偏压(Voc)，如虚线309 所示。参考图3, DC偏压(Voc)施加于两个晶体管306及308的基 极及集极端之间。在一实施例中，0.1伏特的负DC偏压电压施力口至
双极晶体管306及308的基极端与接地之间，以改善最小VDD特性。
回到图1 ，其中双极晶体管306及308的基极端直接地4妾;也。 如图3所示，本发明实施例提出，改以在双极晶体管306及308的 基才及端与4妄地之间偏压 一 负电压，因此双才及晶体管306及308两者 的基极射极电压，将增加负偏压电压的量。换言之，若供应电压 VDD下降，负DC偏压电压可补偿此VDD下降，并维持双才及晶体 管306及308的基极射极电压在相同的等级。这是为什么本发明实 施例可在极低VDD下操作的原因。
在一实施例中，供应预定电压输出的DC偏压电路的高电压输-出端及^氐电压输出端耦合至PNP双才及晶体管306及308的集才及端与 基极端，以改善最小VDD特性。双极晶体管306及308具有相同 的大小、布局、且彼此位置相近，以维持相同的电及温度特性。根 据仿真结果，温度系数保持在约2mV/C,即使在施加0.1伏特的 DC偏压到双极晶体管306及308的基极端后亦同。因此，所^是出 的新的带隙参考电if各可改善^氐VDD特性，而不会对带隙参考电路 100的温度及电压特性有不利的影响。
图4为显示本发明所提出的次带隙参考产生器效能的简化电路 仿真图400。在图400中，X轴表示温度，Y轴表示根据本发明一
表示当0.1伏特的负DC偏压施加于图3的双才及晶体管306及308 的基极端与集极端之间时，在图3所示电路中的节点338处所才莫拟 的输出电位。如图400所示，所提出的低电压次带隙参考电路在比 0.9伏特更低的电压下操作。参考图4，所提出的电路可在从0。C到 IO(TC的所有温度范围内于^氐至0.8伏特的VDD下才喿作，而不会牺 牲其它电或温度相关的特性。
应注意，所提出的次带隙参考产生器可由不同类型的双极晶体
管组成(例如NPN晶体管)，只要Vbe可通过在基极及集极端之间施 加额外的DC偏压，而降低以改善低VDD特性即可。虽然在前面 详细描述中已提出至少一示范性实施例，但应了解，存在非常多的 变化。也应了解到，示范性实施例Y又为范例，而非用以以任〗可方式 限制本发明的范畴、适用性及组态。而是，前面的详细描述4是供了 本领域技术人员实施示范性实施例的便利指示。应了解到，在不悖 离权利要求及其法定均等范围所界定的本发明的范畴下，可对元件 的功能及安排做出许多改变。
主要元件符号说明
100次带隙参考产生器
106、108 PNP双才及晶体管
110、111、 112、 113电阻器
116、118、 130PMOS晶体管
120差动放大器122、 124、 126、 138节点
200模拟图201图形
300次带隙参考电路306、 308晶体管
307DC偏压309虚线
338节点400模拟图
权利要求
1.一种参考电压产生电路，包含第一双极晶体管，具有顺向偏压的射极-基极PN接面二极管；以及DC偏压电路，供应预定电压输出于高电压端及低电压端之间，所述高电压端及低电压端分别耦合至所述第一双极晶体管的集极及基极。
2. 根据权利要求1所述的参考电压产生电路，其中所述第一双极 晶体管为PNP类型的双极晶体管，且所述集极耦合至电接地。
3. 根据权利要求1所述的参考电压产生电路，其中所述第一双极 晶体管为NPN类型的双极晶体管，且具有耦合至电接地的射 极。
4. 根据权利要求1所述的参考电压产生电路，还包含第二双极晶体管，与所述第一双极晶体管相同类型，且 具有分别耦合至所述DC偏压电^各的所述高电压端及4氐电压 端的集极及基极；第一电阻器，于第一节点处串联地耦合至所述第一双极 晶体管；以及第二电阻器，通过第三电阻器而串联地耦合至所述第二 双极晶体管，所述第二电阻器及所述第三电阻器具有共同的第 二节点； 其中所述第一电阻器及所述第二电阻器具有大约相同的 电阻值，且所述第三电阻器具有与所述第 一 电阻器及所述第二 电阻器的所述电阻4直成比例的预定电阻值。
5. —种带隙电压参考电路，包含差动放大器；第一双极晶体管，具有耦合至所述差动放大器之负输入 端的射极，所述第一双极晶体管的集极及基极耦合至电接地， 从而形成第一 PN接面二极管；第二双极晶体管，具有通过第一电阻器而耦合至所述差 动放大器之正输入端的射极，所述第二双极晶体管的基极及集 才及耦合至所述电4妄地，/人而形成第二 PN 4妄面二才及管；DC偏压电路，供应预定电压输出于高电压端及低电压端 之间，所述高电压端及低电压端分别耦合至所述第一双极晶体 管及所述第二双极晶体管的所述集极及所述基极；以及带隙参考电压输出模组，用以输出带隙参考电压。
6. 根据权利要求5所述的带隙电压参考电路，其中所述第一双极 晶体管为PNP类型的双极晶体管。
7. 根据权利要求5所述的带隙电压参考电路，其中所述第一双极 晶体管为NPN类型的双才及晶体管，且具有耦合至所述电接地 的射极。
8. 根据权利要求5所述的带隙电压参考电路，其中所述第一双极 晶体管及所述第二双极晶体管为PNP类型的双极晶体管，且 所述基才及及所述集才及耦合至所述电4妄地。
9. 根据权利要求5所述的带隙电压参考电路，其中所述第二双极 晶体管具有分别耦合至所述dc偏压电路的所述高电压端及 低电压端的集极及基才及。
10. 根据权利要求5所述的带隙电压参考电路，其中所述第一双极 晶体管及所述第二双才及晶体管具有相同的布局及尺寸。
11. 一种带隙电压参考电路，包含差动放大器；第一双极晶体管，具有耦合至所述差动放大器之负输入 端的射极，所述第一双极晶体管的集极及基极耦合至电接地， 从而形成第一 pn接面二纟及管；第二双极晶体管，具有通过第一电阻器而耦合至所述差 动放大器之正输入端的射极，所述第二双极晶体管的基极及集 才及耦合至所述电4妄地，/人而形成第二 pn 4妄面二4及管；dc偏压电路，供应预定电压输出于高电压端及低电压端 之间，所述高电压端及低电压端分别耦合至所述第一双极晶体 管及所述第二双极晶体管的所述集极及所述基极；第一 pmos晶体管，所述第一 pmos晶体管的漏才及耦合 至所述负输入端，且所述第一pmos晶体管的栅极耦合至所 述差动》文大器的输出端；第二pm6s晶体管，所述第二pmos晶体管的漏极耦合 至所述正输入端，且所述第二pmos晶体管的栅极耦合至所 述差动放大器的所述输出端；以及带隙参考电压输出模组，用以输出带隙参考电压。
12. 根据权利要求11所述的带隙电压参考电路，其中所述第一双 极晶体管为PNP类型的双极晶体管，且具有耦合至所述电接 地的基极及集极。
13. 根据权利要求11所述的带隙电压参考电路，其中所述第一双 极晶体管及所述第二双极晶体管为PNP类型的双极晶体管， 且具有耦合至所述电接地的基极及集极。
14. 根据权利要求11所述的带隙电压参考电路，其中所述第二双 才及晶体管具有分别耦合至所述DC偏压电路的所述高电压端 及低电压端的集极及基极。
全文摘要
本发明涉及一种低电压次带隙参考电路。在一实施例中，低电压次带隙参考电路包含一差动放大器以及基极及集极耦合至一电接地的一第一双极晶体管。参考电路还包括一第二双极晶体管，其具有耦合至电接地的基极及集极。参考电路还包括一DC偏压电路，供应一预定电压输出于高及低电压端之间，高电压端耦合至第一及第二双极晶体管的两集极，而低电压端耦合至第一及第二双极晶体管的两基极。
文档编号G05F3/22GK101349928SQ200810085708
公开日2009年1月21日 申请日期2008年3月13日 优先权日2007年7月17日
发明者谢祯辉 申请人:台湾积体电路制造股份有限公司