专利名称：顺序事件记录性能测试装置的制作方法
技术领域：
一种顺序事件记录性能测试装置，顺序事件记录简称SOE，是计算机监 控系统(DCS系统、PLC系统、变电站综合自动化系统)的一个重要的功能。 S0E分辨率测试是计算机监控系统性能测试的重要内容之一。
背景技术：
目前国内研制生产的S0E性能测试仪很少。从国内现有的测试产品来 看，主要原理是通过提取PC机主频，分频后产生脉冲序列信号，用计算 机LPT接口输出，经过8只光电耦合器M0C3020输出，从而用LPT P2-P9 控制8个M0C3020的通断状态。存在的主要问题有
1. 输出信号的精度不是很高而且没有良好的手段保证长时间的稳定， 国内的产品大部分精度指标都在0. lms，好一点的在0. Olms;而且在对输出 信号的方式上不能够保证长时间运行的精度，而且是采用PC机时钟用软件 输出的方式很容易被其他的程序打断而影响输出的精度。2. 输出通道的接线方式不够灵活，通道的保护不够全面，不能做到共 阴共阳任意连接。
3. 设备功能不够全面，输出的波形不够灵活。
实用新型内容
本实用新型的目的是提供一种精度高、便于携带的SOE性能测试装置。 本顺序事件记录性能测试装置主要由ARM芯片、复杂的可编程逻辑器
件简称CPLD、电源、存储器、显示器、键盘、时钟及输出电路等组成；电
源为本装置提供电能；ARM芯片分别与CPLD、存储器、显示器、键盘相联;
ARM芯片上的串行口用于与计算机相连；时钟与CPLD相联；CPLD上还接有
若干路磁隔离输出电路。
基本的工作流程是上位机编写好配置，通过ARM芯片上的串行口下传给装置，装置自动存储，可以多次下载，装置每次以最后一次下载的为当
前方案，将输出通道的时间计算好之后通过数据总线送给cpld，等待上位 机或者本机的启动命令，启动后将指令发送给cpld， cpld启动0. lms时钟， 按照方案设定的时间，依次输出信号。
本装置的工作过程将输出端与被测系统的S0E输入端相联，启动本 装置，按照本装置预置的方案，向被测设备发出一定时间间隔的开关量信 号，观察被测对象的S0E记录报告，即可判断被测对象是否满足相关规程 或标准。
本装置的特点
1、 SOE性能测试装置(S0E16T-1)主要用于DCS系统、变电站综合自 动化装置或其他微机监控系统的SOE功能分辨率的测试，它能够输出16路 可以任意定义的高精度逻辑波形信号，通过与被测试系统的S0E记录进行 比较，就能得到被测系统的SOE分辨率的准确数据。该装置不仅适用于SOE 性能测试，也可以在任意需要时序逻辑信号的系统中使用。
2、 输出精度较高，达到0.001ms精度，可调步进O. lms，并且使用硬 件电路保证输出精度的长时间稳定。
3、 装置具有16个无源干节点的输出通道，通道输出之间间隔为 0. lms-99.9ms可调，输出误差不大于0.001ms。通道路路隔离，每路都有 短路保护，系统可以同时接受共阴共阳接线，接线方式灵活，可以使用预 制电缆或者自由接线两种方式。
4、 装置可以存储多个预设方案，现场自由调取，内部自带时钟，现场 测试结果可以存储到装置中，可以由上位机软件读出，打印测试报告。
5、 该系统工作方式灵活多样，通道输出方式有脉冲方式、电平方式； 触发方式有单次触发、多次触发、连续触发、定时；系统启动方式有上位 机触发、本机触发、外部触发三种方式。启动通道输出共有三种方式当 配置为内部触发时，可以使用装置上的启动按钮进行启动；如果配置为外部触发时，可以使用外部的触发接线端子进行启动；不管在任何情况下都 可以使用上位机的软件进行启动和停止。
图1为本装置的总装示意图2为本装置的ARM芯片与CPLD的联接示意图； 图3为本装置的磁隔离输出电路图(其中的一路)。
具体实施方式
实施例
本顺序事件记录性能测试装置主要由ARM芯片、复杂的可编程逻辑器 件简称CPLD、电源、存储器、显示器、键盘、时钟及输出电路等组成；电 源为本装置提供电能；ARM芯片分别与CPLD、存储器、显示器、键盘相联； A賜芯片上的串行口用于与计算机相连；时钟与CPLD相联；CPLD上接有16 路磁隔离输出电路。CPLD上通过隔离滤波电路引出一外触发端口。电源上 引出一路24V的输出端口。
ARM采用NXP公司LPC2138, LPC2138微控制器是基于一个支持实时仿真 和嵌入式跟踪的16/32位ARM7TDMI-S CPU,并带有32kB嵌入的高速Flash 存储器。
ARM完成绝大部分功能，包括通讯、显示、计时、数据的处理等。
CPLD采用XILINX公司的XCR3256XL完成数字部分逻辑处理，包括精确 的波形发生，键盘的预处理等，芯片间的连接见图2所示
ARM的第4、 8、 12、 16、 20、 24、 28、 32、 36、 40、 44、 48、 52、 56、 60、 64脚连接到CPLD的第60 63、 65 72、 74、 77、 78、 79脚用于相互之 间的数据进行通讯。
CPLD的第2、 5 12、 14、 15、 16、 18、 21、 22、 23脚共16个输出到输 出隔离驱动电路。
CPLD的第107、 109 121脚接受控制面板的键盘信号。CPLD的第91 94脚连接到ARM的第1、 2、 54、 55脚，将CPLD滤波编 码后的编码信号输出给ARM。
ARM的第9、 10、 11、 13、 14、 15、 17、 27、 29、 30、 31、 37、 38脚连 接到液晶显示模块。
ARM的其他功能引脚用于辅助电路的连接如外部数据存储、串口通讯等。
输出电路采用的是16个磁隔离芯片ADUM5241和专用的驱动电路 NID6002，产生16路时间间隔为0. lms-99. 9ms的干节点信号，经过二极管 和保险丝后连接到外部端子。
CPLD的16路输出的信号连接到ADUM5241的第3脚，经过隔离后从 ADUM5241的第6脚输出，然后驱动NID6002，在NID6002的第2、 3脚间就 可以产生一个干节点信号，经过二极管和保险丝后连接到外部端子。
整个装置采用交流220V供电，电源经过输入范围可到85VAC 265VAC 隔离电压达到2000V的隔离模块隔离产生互相独立的两路电源，24V电源专 供外部电路，5V电源为内部数字电路进行供电，首先在电源侧就做好隔离。
数字电路部分采用高速ARM (LPC2138)和大规模CPLD(XCR3256)配合 来完成。
ARM是上个世纪90年代初由Advanced RISC Machine有限公司(安谋) 一个处理器架构，然后由不同的生产厂家按照这种架构进行芯片的开发， ARM处理器是近些年在控制行业使用比较广泛的器件，普遍使用它代替原有 的51系列等单片机。
我们所采用的LPC2138是NXP (恩智浦半导体)的ARM7系列中的一款。 LPC2138基于一个支持实时仿真和跟踪的16/32位ARM7TDMI-S CPU,并带 有256 k字节嵌入的高速Flash存储器。128位宽度的存储器接口和独特的 加速结构使32位代码能够在高达60 MHz工作频率运行。
CPLD是Complex Programmable Logic Device (复杂的可编程逻辑器件)的简称。
CPLD采用的是XILINX (赛灵思)公司的XCR系列中的XCR3256，它具 有3. 3V的工作电源却可以承受5V I/O电压的优点，它具有128个宏单元， 能够满足我们在这个电路中的要求。
外部的存储器采用铁电存储器，用来存储配置方案，最多可以存储96 条方案。
液晶屏采用320x240的蓝色大屏，可以直观的观察到当前的配置和当 前设备状况。
权利要求1、一种顺序事件记录性能测试装置，主要由ARM芯片、复杂的可编程逻辑器件简称CPLD、电源、存储器、显示器、键盘、时钟及输出电路等组成；其特征在于电源为本装置提供电能；ARM芯片分别与CPLD、存储器、显示器、键盘相联；ARM芯片上的串行口用于与计算机相连；时钟与CPLD相联；CPLD上还接有若干磁隔离输出电路。
2、 根据权利要求1所述的顺序事件记录性能测试装置，其特征在于CPLD 上通过隔离滤波电路引出一外触发端口 。
3、 根据权利要求1所述的顺序事件记录性能测试装置，其特征在于电 源上引出一路24V的输出端口。
4、 根据权利要求l所述的顺序事件记录性能测试装置，其特征在于输 出电路采用的是16个磁隔离芯片ADUM5241和专用的驱动电路NID6002，产 生16路时间间隔为0. 1ms-99.9ms的干节点信号，经过二极管和保险丝后 连接到外部端子。
专利摘要一种顺序事件记录性能测试装置，顺序事件记录简称SOE，是计算机监控系统(DCS系统、PLC系统、变电站综合自动化系统)的一个重要的功能。本装置主要由ARM芯片、复杂的可编程逻辑器件简称CPLD、电源、存储器、显示器、键盘、时钟及输出电路等组成；电源与为本装置提供电能；ARM芯片分别与CPLD、存储器、显示器、键盘相联；ARM芯片上的串行口用于与计算机相连；时钟与CPLD相联；CPLD上还接有若干路磁隔离输出电路。本装置使用方便，精度高。
文档编号G05B23/02GK201237737SQ20082013141
公开日2009年5月13日 申请日期2008年8月15日 优先权日2008年8月15日
发明者张丽萍, 柳德志, 陈世慧 申请人:陈世慧