专利名称：低电源电压全差动轨对轨放大电路的制作方法
技术领域：
本发明涉及到一种集成电路技术领域的轨对轨放大电路，特别是一种基于恒 定电流的低电源电压全差动轨对轨放大电路。
背景技术：
随着CMOS工艺特征尺寸的进一步减小，集成电路电源电压也随之不断降低， 对于集成放大电路而言，共模输入范围随之减小。因此共模输入范围可以达到电 源电压的轨对轨放大电路便成为模拟集成电路设计的关键部分，同时为了进一步 增加信号的动态范围，并减小电路系统功耗，低电源电压全差动轨对轨放大电路 已经成为模拟集成电路设计的重点。
经对现有技术的文献检索发现，J. F. Duque-Carrillo等人在Electronics Letters (电子快报期刊)(2002年，9期，页码396-397)上发表的("Robust and universal constant_gm circuit techniques")(鲁棒性的恒定跨导电路 设计技术)，该文中提出轨对轨放大电路采用恒定跨导方式进行设计，该方法适 用于双端输入单端输出的电路结构。其不足在于该方法在轨对轨放大电路中使 用时，运算放大器的电流不是恒定的，所以这样电路结构无法适用于全差动轨对 轨放大电路。
发明内容
本发明针对上述现有技术的不足，提出了一种低电源电压全差动轨对轨放大 电路。该电路采用一对PMOS (P型金属-氧化物-半导体场效应管)管和一对NMOS (N型金属-氧化物-半导体场效应管)管进行差动输入，同时采用一对附加PMOS 管和一对附加隨OS管进行电流补偿，这样全差动轨对轨放大电路具有恒定的电 流；采用电压平移电路，消除低电源电压下的输入共模范围的死区，实现低电源 电压下的轨对轨输入。
本发明是通过以下技术方案实现的，本发明包括画0S管MN1、丽2、 MIN、 MAN1、 MAN2、 MLN1-MLN7， PM0S管MP1、 MP2、 MIP、 MAP1、 MAP2、 MLP1-MLP7，
4除了 MLP2、 MLP3，其他画OS管和PM0S管的衬底端分别接低电源VSS和高电源 VDD。对一定的CMOS工艺线而言，该发明中所有的醒0S管或PM0S管均具有相同 的工艺参数。
其中NM0S管MN1、 MN2、 MIN、 MAN1、 MAN2以及PM0S管MP1、 MP2、 MIP、 MAPI 、 MAP2与电流累积电路构成了基于电流补偿的全差动轨对轨放大电路。丽l 、 MN2、 MP1、 MP2为差动输入MOS对管，MIN和MIP为恒流电流源；MP1、 MN1的栅 电极端接同相输入信号Vip， MP2、丽2的栅电极端接反相输入信号Vin; MN1 和顧2的源端接MIN的漏端，MN1和顧2的漏端分别接MLN6和MLN7的漏端， 并接入电流累积电路，Vo为双端输出电压信号;MP1和MP2的源端接MIP的漏端， MP1和MP2的漏端分别接MLP2和MLP3的漏端，并接入电流累积电路。MIN和MIP 的栅电极端分别接偏置电压信号VN1和VP1，區P1、 MAP2和MAN1、 MAN2分别构 成了 MP1、 MP2和MN1、丽2的补偿对管；输入电压信号接近VSS时，输入对管 丽l、 MN2关断，此时对应的补偿对管MAN1、 MAN2导通，使得恒流源MIN的电流 流入电流累积电路中；输入电压信号接近VDD时，输入对管MP1、 MP2关断，此 时对应的补偿对管MAP1、 MAP2导通，使得恒流源MIP的电流流入电流累积电路 中；从而保证了电流累积电路部分电流和静态工作点的稳定，此时引入共模负反 馈便可以实现基于电流补偿的全差动的轨对轨放大电路结构。MAN1、 MAN2的栅 端接VN1，漏端和源端分别接丽l和顧2的漏端和源端，MAP1、 MAP2的栅端接 VP1，漏端和源端分别接MP1和MP2的漏端和源端。
M0S管MLN1-MLN7和MLP1-MLP7构成电压平移电路，MLN1、 MLN2的栅端分 别接同相输入信号Vip和反相输入信号Vin，漏端均接高电源VDD， MLN1、 MLN2 的源端分别接MLP2、 MLP3的栅端；MLN3、 MLN4的栅端均接偏置电压VN1，源端 均接低电源VSS， MLN3、 MLN4的漏端分别接MLN1、 MLN2的源端；MLN5的栅端 接VNl,源端接VSS， MLN6、 MLN7的栅端分别接MLP4、 MLP5的源端，源端短接 入MLN5的漏端，漏端分别接丽l、丽2的漏端；MLP1的栅端接偏置电压VP1，源 端接VDD， MLP2、 MLP3的衬底端与源端短接，并与MLP1的源端相连，MLP2、 MLP3 的漏端分别接MP1、 MP2的漏端，MLP2、 MLP3的栅端分别接MLN1、 MLN2的源端； MLP4、MLP5的栅端分别接同相输入信号Vip和反相输入信号Vin，漏端均接VSS， 源端分别接MLN6、 MLN7的栅端；MLP6、 MLP7的栅端均接VP1，源端均接VDD，漏端分别接MLN6、 MLN7的栅端。
本发明中，当电源电压低于Vt,画+1 Vt, p腿I+VDS, NM。S+1VDS, 。s I时，Vt,陽和VDS, ,s分别为NMOS管的阈值电压和漏源电压，Vt,,和VDS. PM。s分别为PMOS管的阈值 电压和漏源电压，输入电压为电源电压一半时，便会产生死区。此时输入对管 MP1、 MP2、 MN1、顧2以及MAP1、 MAP2、 MAN1、 MAN2关闭。此时电压平移电路部 分的MOS管开始工作，因此可以消除死区。
本发明以上的丽OS管和PMOS管都是正常阈值MOS管，正常阈值是相对于低 阈值或高阈值MOS管而言，在低电源电压电路中，通常会采用低阈值的MOS管， 本发明全部采用正常阈值的MOS管，没有低阈值管。针对MOS管特征尺寸大于等 于0. 13Mm的CMOS工艺线而言，丽OS和PMOS管的正常阈值范围为0. 6至0. 8伏。
与现有技术相比，本发明具有如下有益效果(1)通过一对附加PMOS管和 一对附加NMOS管进行电流补偿，来确保全差动轨对轨运算放大器的电流稳定；
(2)在低工作电源电压下，可以消除输入共模范围的死区，完全实现了轨对轨 输入；(3)采用电压平移电路，采用正常阈值的MOS管，便可以消除输入共模范 围的死区；(4)相对于采用低阈值输入对管的结构而言，本发明的电路结构可以 大大减小成本。
图1为本发明的总体电路结构示意图。
图2为本发明基于电流补偿的双端输出的轨对轨放大电路结构示意图。
具体实施例方式
下面结合附图对本发明的实施例作详细说明本实施例在以本发明技术方案 为前提下进行实施，给出了详细的实施方式和过程，但本发明的保护范围不限于 下述的实施例。
如图1所示，本实施例包括正常阈值的NMOS管MN1、丽2、 MIN、 MAN1、 MAN2、 MLN1-MLN7，正常阈值的PMOS管MP1、 MP2、 MIP、 MAP1、 MAP2、 MLP1-MLP7，除 了 MLP2、MLP3，其他丽OS管和PMOS管的衬底端分别接低电源VSS和高电源VDD。
其中NMOS管MN1、 MN2、 MIN、區N1、區N2以及PM0S管MP1、 MP2、 MIP、 MAP1、 MAP2与电流累积电路构成了基于电流补偿的全差动轨对轨放大电路。
MOS管MLN1-MLN7和MLP1-MLP7构成电压平移电路。MLN1、 MLN2的栅端分别接同相输入信号Vip和反相输入信号Vin,漏端均接 高电源VDD， MLN1、 MLN2的源端分别接MLP2、 MLP3的栅端;MLN3、 MLN4的栅端 均接偏置电压VN1，源端均接低电源VSS, MLN3、 MLN4的漏端分别接MLN1、 MLN2 的源端；MLN5的栅端接VN1，源端接VSS， MLN6、 MLN7的栅端分别接MLP4、 MLP5 的源端，源端短接入MLN5的漏端，漏端分别接MN1、 MN2的漏端；MLP1的栅端 接偏置电压VP1，源端接VDD， MLP2、 MLP3的衬底端与源端短接，并与MLP1的 源端相连，MLP2、 MLP3的漏端分别接MP1、 MP2的漏端，MLP2、 MLP3的栅端分别 接MLN1、 MLN2的源端；MLP4、 MLP5的栅端分别接同相输入信号Vip和反相输入 信号Vin，漏端均接VSS，源端分别接MLN6、 MLN7的栅端；MLP6、 MLP7的栅端 均接VP1，源端均接VDD，漏端分别接MLN6、 MLN7的栅端。
其中MLN1-MLN7和MLP1-MLP7为Level Shifter电路部分的M0S管；当电源 电压低于Vt,画+1 Vt, ,sI+VDS. ,+1VDS, sI时，输入电压为电源电压一半时，便会 产生死区。此时输入对管MP1、 MP2、 MN1、丽2以及MAP1、區P2、區N1、 MAN2 关闭。此时Level Shifter部分的MOS管开始工作，因此可以消除死区，实现低 电源电压条件下的正常工作。
如图2所示，本实施例基于电流补偿的全差动轨对轨放大电路示意图。
MN1、 MN2、 MP1、 MP2、 MAN1、 MAN2、 MAP1、 MAP2、 MIN、 MIP与电流累积(Current Summmation)电路构成了基于电流补偿的全差动轨对轨放大电路。MP1、 MN1的 栅电极端接同相输入信号Vip， MP2、 MN2的栅电极端接反相输入信号Vin;丽l 和MN2的源端接MIN的漏端，MN1和丽2的漏端分别接MLN6和MLN7的漏端， 并接入电流累积电路；MP1和MP2的源端接MIP的漏端，MP1和MP2的漏端分别 接MLP2和MLP3的漏端，并接入电流累积电路。MIN和MIP的栅电极端分别接偏 置电压信号VN1和VP1。 MAN1、 MAN2的栅端接VN1，漏端和源端分别接丽l和MN2 的漏端和源端，MAP1、脆P2的栅端接VP1，漏端和源端分别接MP1和MP2的漏端 和源端。
其中VDD、 VSS分别为电路的高、低电源电压，Vip和Vin为差动输入信号， MP1、 MP2和丽1、 MN2分别为差动输入PM0S和NM0S对管，保证输入信号为高、 低电位时，流入电流累积电路中的电流不变；Vo为差动输出电压信号；PMOS 管MIP和醒OS管MIN分别为PMOS和醒OS输入对管的恒流源，是该发明中需要
7进行电流补偿的恒流源；區P1、 MAP2和MAN1、 MAN2分别构成了 MP1、 MP2和丽l、 丽2的补偿对管；输入电压信号接近VSS时，输入对管MN1、丽2关断，此时对 应的补偿对管MAN1、 MAN2导通，使得恒流源MIN的电流流入电流累积电路中； 输入电压信号接近VDD时，输入对管MP1、 MP2关断，此时对应的补偿对管MAP1、 MAP2导通，使得恒流源MIP的电流流入电流累积电路中；从而保证了电流累积 电路部分电流和静态工作点的稳定，此时引入共模负反馈便可以实现全差动的放 大电路结构。
以上述方式本发明提出了 一种低电源电压全差动的轨对轨放大电路，在此电 路中引入了恒定电流源和电压平移的理论来设计低电源电压全差动的轨对轨放 大电路，该放大电路可应用于各种便携式的低电源电压的消费品领域。
权利要求
1、一种低电源电压全差动轨对轨放大电路，其特征在于，包括NMOS管(MN1、MN2、MIN、MAN1、MAN2、MLN1-MLN7)，PMOS管(MP1、MP2、MIP、MAP1、MAP2、MLP1-MLP7)，NMOS管(MN1、MN2、MIN、MAN1、MAN2、MLN1-MLN7)的衬底端接低电源(VSS)，PMOS管(MP1、MP2、MIP、MAP1、MAP2、MLP1、MLP4-MLP7)的衬底端接高电源(VDD)，其中NMOS管(MN1、MN2、MIN、MAN1、MAN2)以及PMOS管(MP1、MP2、MIP、MAP1、MAP2)与电流累积电路构成了基于电流补偿的全差动轨对轨放大电路，NMOS管(MN1、MN2)和PMOS管(MP1、MP2)为差动输入MOS对管，NMOS管(MIN)和PMOS管(MIP)为恒流电流源；PMOS管(MP1)、NMOS管(MN1)的栅电极端接同相输入信号(Vip)，PMOS管(MP2)、NMOS管(MN2)的栅电极端接反相输入信号(Vin)；NMOS管(MN1、MN2)的源端接NMOS管(MIN)的漏端，NMOS管(MN1、MN2)的漏端分别接NMOS管(MLN6、MLN7)的漏端，并接入电流累积电路，(Vo)为双端输出电压信号；PMOS管(MP1、MP2)的源端接PMOS管(MIP)的漏端，PMOS管(MP1、MP2)的漏端分别接PMOS管(MLP2、MLP3)的漏端，并接入电流累积电路；NMOS管(MIN)和PMOS管(MIP)的栅电极端分别接偏置电压信号(VN1)和(VP1)；NMOS管(MAN1、MAN2)的栅端接NMOS管(VN1)，漏端和源端分别接NMOS管(MN1、MN2)的漏端和源端，PMOS管(MAP1、MAP2)的栅端接(VP1)，漏端和源端分别接PMOS管(MP1、MP2)的漏端和源端；NMOS管(MLN1-MLN7)和PMOS管(MLP1-MLP7)构成电压平移电路，NMOS管(MLN1、MLN2)的栅端分别接同相输入信号(Vip)和反相输入信号(Vin)，漏端均接高电源(VDD)，NMOS管(MLN1、MLN2)的源端分别接PMOS管(MLP2、MLP3)的栅端；NMOS管(MLN3、MLN4)的栅端均接偏置电压(VN1)，源端均接低电源(VSS)，NMOS管(MLN3、MLN4)的漏端分别接NMOS管(MLN1、MLN2)的源端；NMOS管(MLN5)的栅端接偏置电压(VN1)，源端接低电源(VSS)，NMOS管(MLN6、MLN7)的栅端分别接PMOS管(MLP4、MLP5)的源端，源端短接入NMOS管(MLN5)的漏端，漏端分别接NMOS管(MN1、MN2)的漏端；PMOS管(MLP1)的栅端接偏置电压(VP1)，源端接高电源(VDD)，PMOS管(MLP2、MLP3)的衬底端与源端短接，并与PMOS管(MLP1)的源端相连，PMOS管(MLP2、MLP3)的漏端分别接PMOS管(MP1、MP2)的漏端，PMOS管(MLP2、MLP3)的栅端分别接NMOS管(MLN1、MLN2)的源端；PMOS管(MLP4、MLP5)的栅端分别接同相输入信号(Vip)和反相输入信号(Vin)，漏端均接低电源(VSS)，源端分别接NMOS管(MLN6、MLN7)的栅端；PMOS管(MLP6、MLP7)的栅端均接偏置电压(VP1)，源端均接高电源(VDD)，漏端分别接NMOS管(MLN6、MLN7)的栅端。
2. 根据权利要求l所述的低电源电压全差动轨对轨放大电路，其特征是， 所述PM0S管(MAP1、 MAP2)和醒0S管(MAN1、 MAN2)分别构成了 PM0S管(MP1、 MP2)和丽OS管(MN1、丽2)的补偿对管；输入电压信号接近(VSS)时，输入 对管丽0S管(丽l、 MN2 )关断，此时对应的补偿对管丽0S管(MAN1、 MAN2) 导通，使恒流源丽0S管(MIN)的电流流入电流累积电路中；输入电压信号接 近高电源(VDD)时，输入PM0S管(MP1、 MP2)关断，此时对应的补偿对管 PMOS管(MAP1、 MAP2)导通，使得恒流源(MIP)的电流流入电流累积电路中， 保证电流累积电路部分电流和静态工作点的稳定，引入共模负反馈实现基于电 流补偿的全差动的轨对轨放大电路结构。
3. 根据权利要求l所述的低电源电压全差动轨对轨放大电路，其特征是，当电源电压低于vt.國+1 vt.歷51 +vDS.,+1 vDS, ,s 1时，Vt,腦s和VDS,画分别为醒os管的阈值电压和漏源电压，Vt, pm。s和VDS. Pw。s分别为PM0S管的阈值电压和漏源电 压，输入电压为电源电压一半时，便会产生死区，输入PM0S管(MP1、MP2、MAP1、 MAP2)和NMOS管(MN1、 MN2、區N1、 MAN2)关断，此时电压平移电路部分的 MOS管开始工作，能消除死区。
4. 根据权利要求l所述的低电源电压全差动轨对轨放大电路，其特征是， 所述的NMOS和PMOS管的阈值范围为0. 6伏至0. 8伏。
全文摘要
本发明涉及一种集成电路技术领域的低电源电压全差动轨对轨放大电路，包括正常阈值的NMOS管MN1、MN2、MIN、MAN1、MAN2、MLN1-MLN7，正常阈值的PMOS管MP1、MP2、MIP、MAP1、MAP2、MLP1-MLP7，除了MLP2、MLP3，其他NMOS管和PMOS管的衬底端分别接低电源VSS和高电源VDD。该电路采用一对PMOS管和一对NMOS管进行差动输入，同时采用一对附加PMOS管和一对附加NMOS管进行电流补偿，这样全差动轨对轨放大电路具有恒定的电流；采用电压平移电路，消除低电源电压下的输入共模范围的死区，实现低电源电压下的轨对轨输入。
文档编号G05F3/24GK101510762SQ200910047459
公开日2009年8月19日 申请日期2009年3月12日 优先权日2009年3月12日
发明者隋晓红 申请人:上海交通大学