参考缓冲电路的制作方法

专利名称：参考缓冲电路的制作方法
技术领域：
本发明有关于参考緩冲电路(reference buffer circuit)，更具体地，有关于可为 模数转换器(analog-to-digital converter, ADC)或调整器(regulator)等提供至少 一种 参考电压的参考緩冲电路。
背景技术：
在高速和高分辨率的模数转换器中需要参考緩冲电路。参考緩冲电路通常 包括参考緩冲器，为ADC提供至少一种参考电压。有两种参考緩冲电路可用于 ADC:闭环(closed-loop)参考緩沖电路和开环(open-loop)参考緩冲电路。
图1显示了已知的闭环参考緩冲电路1的示意图。放大器10具有负反馈 (negative feedback)环。放大器10在其正输入端IN+接收输入电压Vref—in,并在 其输出端OUT输出参考电压Vref。参考乡爰冲电路1的输出阻抗(output impedance) 等于Rout/(1+A)，其中RouT为放大器IO的输出阻抗，A为放大器10的增益(gain)。 当参考緩冲电路1操作在高频时，则需要参考緩冲电路1的输出阻抗足够低以 快速稳定参考电压Vref。然而，较宽的带宽导致参考缓冲电路1的电力消耗和 噪声增加。因此，为高分辨率ADC设计内部闭环参考緩冲电路非常困难。
图2显示了已知单端(single-ended)开环参考緩冲电路的示意图。单端开环参 考緩冲电路2包括放大器20、 N型金属氧〗t物半导体(N-type Metal Oxide Semiconductor, NMOS)晶体管21和22、负载单元23和24。 NMOS晶体管22 的操作与NMOS晶体管21类似。放大器20和NMOS晶体管21组成负反馈环， NMOS晶体管22位于开环电路中。在稳定状态，参考电压Vref跟踪参考电压 Vrefx。并且，开环参考緩冲电路2的^T出阻抗等于l/gm，其中gm为NMOS晶 体管22的跨导(transconductance),放大器20的带宽较窄，开环参考缓冲电路2 的电力消耗比图1所示的闭环参考緩冲电路的电力消耗低。
图3显示了已知差分(differential)开环参考緩冲电路3的示意图。差分开环 参考緩冲电路3包括放大器30和31、 NMOS晶体管32和33、 PMOS晶体管34 和35、电阻36和37。放大器30和31的正^T入端分别4妄收输入电压Vre*—in和Vrefn—in。放大器30和NMOS晶体管32形成一个负反馈环，放大器31和 PMOS晶体管34形成另一个负反馈环。NMOS晶体管33位于一个开环电路中， PMOS晶体管35位于另 一个开环电路中。在稳定状态，参考电压VreQ)和Vrefo 分别跟踪参考电压Vre&x和Vrefhx。
图2中，操作于饱和区的NMOS晶体管21和22中每一个的栅极和源极间 均有一个电压差，并且放大器20输出端的电压比参考电压Vrefx大，其差值为 该电压差，所以开环参考緩沖电路2的需求供应电压较大。若开环参考缓沖电 路2由于设计需求操作在低供应电压下，参考电压Vref的最大值则被抑制的变 小。类似的，图3中，NMOS晶体管32和33中每个的栅极和源极间均有一电 压差，且PMOS晶体管34和35中每个的栅极和源极间也均有一电压差，当开 环参考緩冲电路3操作在低供应电压下时，参考电压VreQ)的最大值和参考电压 Vrefo的最小值受限，致使参考电压Vrefp和Vrefh间的摆动(swing)难以满足i史 计需求。
随着半导体加工的发展，半导体的操作电压下降。因此，需要一种可操作 在低供应电压下、可提供具有较大摆动的参考电压、并且具有低电力消耗和高 操作速度的参考緩沖电路。

发明内容
为了使得现有的参考援冲电路可才桑作在低供应电压下、可提供具有较大摆 动的参考电压、并且具有低电力消耗和高的操作速度，本发明提供一种参考緩 冲电^各。
根据本发明实施例，提供一种参考緩冲电^^,用于在输出节点提供参考电 压，包括闭环分支，包括放大器，具有正输入端、负输入端和输出端，所 述正输入端接收输入电压；第一MOS晶体管，具有栅极、源极和漏极，所述第 一 MOS晶体管的栅极耦接于所述放大器的输出端，所述第一 MOS晶体管的源 极耦接所述放大器的负输入端；以及第二MOS晶体管，耦接于所述第一MOS 晶体管的源极；以及开环分支，包括第三MOS晶体管，具有栅才及、源极和漏 极，所述第三MOS晶体管的栅极耦接于所述放大器的输出端，所述第三MOS 晶体管的源极耦接所述输出节点；第四MOS晶体管，具有栅极、源极和漏极， 所述第四MOS晶体管的漏极耦接于所述第三MOS晶体管的源极；以及第一跟 踪电路，用于使所述第四MOS晶体管的栅极电压跟踪所迷第三MOS晶体管的漏牙及电压。
根据本发明实施例，另提供一种参考緩冲电路，用于在输出节点提供参考
电压，包括闭环分支，包括放大器，具有正车lr入端、负输入端和输出端， 所述正输入端接收输入电压；源极跟随晶体管，具有栅极、源极和漏极，所述 源极跟随晶体管的栅极耦接所述放大器的输出端，所述源极跟随晶体管的源极 耦接所述放大器的负输入端；以及第一电流晶体管，耦接于所述源极跟随晶体 管的源极；以及开环分支，包括驱动晶体管，具有栅极、源极和漏极，所述 驱动晶体管的栅极耦接于所述放大器的输出端，所述驱动晶体管的源极耦接所 述输出节点；第二电流晶体管，具有才册极、源极和漏极，所述第二电流晶体管 的漏极耦接于所述驱动晶体管的源极；第一电流源，耦接于所述第二电流晶体 管的栅极；以及第一跟踪晶体管，具有4册极、源极和漏极，所述第一跟踪晶体 管的栅极用于接收偏置电压、所述第一跟踪晶体管的源极耦接于所述驱动晶体 管的漏极、所述第一跟踪晶体管的漏极耦接于所述第二电流晶体管的栅极。
根据本发明实施例，另提供一种参考緩冲电路，用于在第一输出节点提供 第一参考电压，在第二输出节点提供第二参考电压，所述参考緩沖电路包括 闭环分支，包括第一放大器，具有正输入端、负输入端和输出端，所述正输 入端用于接收第一输入电压；第二放大器，具有正输入端、负输入端和输出端， 所述正输入端用于接收第二输入电压；第一 MOS晶体管，具有栅-极、源极和漏 极，所述第一 MOS晶体管的栅极耦4姿于所述第一放大器的输出端，所述第一 MOS晶体管的源极耦接所述第一放大器的负输入端；第二MOS晶体管，具有 栅极、源极和漏极，所述第二MOS晶体管的栅极耦接于所述第二放大器的输出 端、所述第二 MOS晶体管的源极耦接所述第二放大器的负输入端、所述第二 MOS晶体管的漏极耦接于所述第一MOS晶体管的漏极；以及第三MOS晶体管， 耦接于所述第二MOS晶体管的源极；以及开环分支，包括第四MOS晶体管， 具有栅极、源极和漏极，所述第四MOS晶体管的栅极耦接于所述第一放大器的 输出端，所述第四MOS晶体管的源极耦接所述第 一输出节点；第五MOS晶体 管，具有栅极、源极和漏极，所述第五MOS晶体管的栅极耦接于所述第二放大 器的输出端、所述第五MOS晶体管的源极耦接所述第二输出节点、所述第五 MOS晶体管的漏极耦接于所述第四MOS晶体管的漏极；第六MOS晶体管，具 有栅极、源极和漏极，所述第六MOS晶体管的漏极耦接于所述第五MOS晶体 管的源极；以及第一跟踪电路，用于使所述第六MOS晶体管的栅极电压跟踪所述第五MOS晶体管的漏极电压。
根据本发明实施例，另提供一种参考緩冲电路，用于在第一输出节点提供
第一参考电压，在第二输出节点提供第二参考电压，包括闭环分支，包括 第一放大器，具有正输入端、负输入端和输出端，所述正输入端接收第一输入 电压；第二放大器，具有正输入端、负输入端和输出端，所述正输入端接收第 二输入电压；第一源极跟随晶体管，具有栅极、源极和漏极，所述第一源极跟 随晶体管的栅极耦接所述第一放大器的输出端，所述第一源极跟随晶体管的源 极耦接所述第一放大器的负输入端；第二源极跟随晶体管，具有栅极、源极和 漏极，所述第二源极跟随晶体管的栅极耦接所述第二放大器的输出端、所述第 二源极跟随晶体管的源极耦接所述第二放大器的负输入端、所迷第二源极跟随 晶体管的漏极耦接所迷第一源极跟随晶体管的漏极；以及第一电流晶体管，耦 接于所述第二源极跟随晶体管的源极；以及开环分支，包括第一驱动晶体管， 具有栅极、源极和漏极，所述第一驱动晶体管的栅极耦接于所述第一放大器的
输出端，所述笫一驱动晶体管的源极耦^接所述第一^r出节点；第二驱动晶体管，
具有栅极、源极和漏极，所述第二驱动晶体管的4册极耦接于所述第二放大器的 输出端、所迷第二驱动晶体管的源极耦^t妾所述第二输出节点、所述第二驱动晶 体管的漏极耦接所述第一驱动晶体管的漏极；第二电流晶体管，耦接于所述第 二驱动晶体管的源极；第一电流源，耦^l矣于所述第二电流晶体管的栅极；以及 第一跟踪晶体管，具有栅极、源极和漏^=及，所述第一跟踪晶体管的栅极用于接 收偏置电压、所述第一跟踪晶体管的源才及耦接于所述第二驱动晶体管的漏极、 所述第 一跟踪晶体管的漏极耦接于所迷第二电流晶体管的栅极。
本发明揭露的参考緩冲电路可于低供应电压下正常操作，而对输出参考电 压没有限制，可使参考电压间的摆动相对较大。并且可快速稳定参考电压且具 有较小的电力消耗。
以下为根据多个图式对本发明较佳实施例进行详细描述，本领域技术人员 阅读后应可明确了解本发明的目的。


图1显示了已知的闭环参考緩冲电路的示意图。
图2显示了已知的单端开环参考缓沖电路的示意图。
图3显示了已知差分开环参考緩冲电^^的示意图。图4为单端参考緩冲电路的一个典型实施例。
图5为单端参考緩冲电路的另一个典型实施例。 图6显示了差分参考緩冲电路的一个典型实施例。 图7显示了差分参考緩冲电路的另一个典型实施例。 图8为单端参考緩冲电路的另一个典型实施例。 图9显示了单端参考緩冲电路的另一个典型实施例。 图IO显示了差分参考緩冲电路的另一个典型实施例。 图11显示了差分参考緩冲电路的另一个典型实施例。
具体实施例方式
为了让本发明的目的、特征、及优点能更明显易懂，下文特举较佳实施例 做详细说明。实施例是为说明本发明之用，并非用以限制本发明。本发明的保 护范围以所附申请专利权利要求为准。
在说明书及之前的权利要求当中使用了某些词汇来指称特定的元件。所属 领域中普通技术人员应可理解，硬件制造商可能会用不同的名词来称呼同 一个 元件。本说明书及之前的申请专利权利要求并不以名称的差异来作为区分元件 的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及之前 的权利要求当中所提及的"包含"为开i文式的用语，故应解释成"包含但不限 定于，，。以外，"耦接" 一词在此为包含任何直接及间接的电性连接手段。因 此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电性连接 于该第二装置，或透过其它装置或连接手l殳间接地电性连接至该第二装置。
图4为单端参考緩冲电路的一个典型实施例，单端参考緩冲电路4在输出节 点Nout产生参考电压Vrefy,包含放大器40、 PMOS源极跟随(source-follower) 晶体管41、 PMOS驱动晶体管43、 PMOS电流晶体管42和44、负栽单元45和 46。也就是说，单端参考缓冲电路4中，闭环分支B40包括放大器40、 PMOS 晶体管41和42、负载单元45，开环分支B41包括PMOS晶体管43和44、负 载单元46。
闭环分支B40中，放大器40的正输入端IN+接收输入电压Vre*jn。 PMOS 晶体管41的栅极耦接放大器40的输出端OUT,其源极耦接放大器40的负输入 端IN-。 PMOS晶体管42的栅极耦接PMOS晶体管41的漏极，PMOS晶体管 42的源极耦接供应电压源VDD， PMOS晶体管42的漏极耦接于PMOS晶体管41的源极。负载单元45耦接于PMOS晶体管41的漏极和低电压源(例如接地 信号GND)间。
开环分支B41中，PMOS晶体管43的栅极耦4妾放大器40的输出端OUT, 其源极耦接输出节点Nout。 PMOS晶体管44的栅极耦接PMOS晶体管43的漏 极，PMOS晶体管44的源极耦接供应电压源VDD， PMOS晶体管44的漏极耦 接输出节点Nout。负载单元46耦接于PMOS晶体管43的漏极和接地信号GND间。
在操作时，闭环分支B40中产生电流140和参考电压Vre$x,开环分支B41 产生电流141和参考电压Vrefp。电流141通常为电流140的N倍，以保证参考 緩冲电路4的驱动能力，其中NM。因此，PMOS晶体管43的大小是PMOS晶 体管41的N倍，PMOS晶体管44的大小是PMOS晶体管42的N倍。负载单 元45的阻抗是负载单元46阻抗的N倍。在本实施例中，每个晶体管的大小可 为各自的宽-长比率(width-length ratio, W/L)。并且，负载单元45和46可由晶体 管或电阻器实现。例如，若负载单元45和46由电阻器实现，则负载单元45的 电阻值为负载单元46电阻值的N倍。若负载单元45和46由晶体管实现，则负 载单元46的大小为负载单元45大小的N倍。根据上述电路架构，参考电压Vre* 跟踪参考电压Vref^)x, PMOS电流晶体管42和44作为电流源。
在图4所示的实施例中，参考电压Vrefj)的最大值约等于(vdd-lvdsl)，其中 vdd为供应电压源VDD提供的电压值，vds为PMOS晶体管44的漏极和源极间 的电压差。参考电压Vref^不受PMOS晶体管41或43的栅极和源极间的电压 差的限制，其中PMOS晶体管41或43操作在饱和区且耦接于放大器40的输出 端OUT，因此，甚至在供应电压源VDD提供非常低的供应电压下，参考緩冲 电路4可正常操作。并且，参考緩冲电3各4的输出阻抗实质上等于1/gm,以快 速稳定参考电压Vrefp,对放大器40的带宽不再有高的要求，因此，可显著降 低参考緩冲电路4的电力消耗。
图5为单端参考緩沖电路的另一个典型实施例。单端参考緩冲电路5在输出 节点Nout产生参考电压Vrefo，包含放大器50、 NMOS源极跟随晶体管51、 NMOS驱动晶体管53、 NMOS电流晶体管52和54、负载单元55和56。也就 是说，单端参考緩冲电路5中，闭环分支B50包括放大器50、 NMOS晶体管51 和52、负载单元55,开环分支B51包括NMOS晶体管53和54、负载单元56。 NMOS晶体管53的源极于节点Nout处耦接NMOS晶体管54的漏极。在操作时，闭环分支B50中产生电流150和参考电压Vrefhx，开环分支B51中产生电 流151和参考电压Vrefh。电流151为电流150的N倍，以保证参考緩冲电路5 的驱动能力。因此，NMOS晶体管53的大小是NMOS晶体管51的N倍，NMOS 晶体管54的大小是NMOS晶体管52的N倍。负载单元55的阻抗是负载单元 56阻抗的N倍。在本实施例中，每个晶体管的大小可为各自的宽-长比率。并且， 负载单元55和56可由晶体管或电阻器实现。例如，若负栽单元55和56由电 阻器实现，则负载单元55的电阻值为负载单元56电阻值的N倍。若负载单元 55和56由晶体管实现，则负载单元56的大小为负栽单元55大小的N倍。根 据上述电路架构，参考电压Vrefh跟踪参考电压Vrefhx, NMOS电流晶体管52 和54 4乍为电流4曹(current sink)。
在图5所示的实施例中，参考电压Vrefo的最小值约等于lvdsl，其中vds为 NMOS晶体管54的漏极和源才及间的电压差。参考电压Vrefo不受NMOS晶体管 51或53的栅极和源极间的电压差的限制，其中NMOS晶体管51或53操作在 饱和区且耦接于放大器50的输出端OUT,因此，甚至在供应电压源VDD提供 非常低的供应电压下，参考緩冲电路5可正常操作。并且，参考緩冲电路5的 输出阻抗实质上等于1/gm，以使快速稳定参考电压Vrefh,对放大器50的带宽 不再有很高的要求，因此，可显著降低参考緩冲电路5的电力消耗。
图6显示了差分参考緩沖电路的一个典型实施例。差分参考緩冲电路6分别 在输出节点Noutp和Nouta产生参考电压Vrefp和Vrefo，包含放大器60和61 、 PMOS源极跟随晶体管62、 PMOS驱动晶体管63、 NMOS源极跟随晶体管64、 NMOS驱动晶体管66、 NMOS电流晶体管65和67、电流源68和69。差分参 考緩冲电路6中，闭环分支B60包括放大器60和61 、 PMOS晶体管62、 NMOS 晶体管64和65、电流源68,开环分支B61包括PMOS晶体管63、 NMOS晶体 管66和67、电流源69。
闭环分支B60中，放大器60的正输入端IN+接收输入电压Vre*—in，放大 器61的正输入端IN+接收输入电压Vrefn—in。 PMOS晶体管62的栅极耦接放大 器60的输出端OUT，其源极耦4妻放大器60的负输入端IN-。 NMOS晶体管64 的栅极耦接》丈大器61的输出端OUT，其源极耦接ii大器61的负输入端IN-, 其漏极耦接PMOS晶体管62的漏极。NMOS晶体管65的栅极耦接NMOS晶体 管64的漏极，NMOS晶体管65的源极耦接j氐电压源，例如接地信号GND， NMOS晶体管65的漏极耦接NMOS晶体管64的源极。电流源68耦接于PMOS晶体 管62的源极和供应电压源VDD间。
开环分支B61中，PMOS晶体管63的栅极耦4妻》文大器60的输出端OUT, 其源极耦接输出节点Noutp。 NMOS晶体管66的4册极耦接放大器61的输出端 OUT,其源极耦接输出节点Nouto，其漏才及耦接PMOS晶体管63的漏极。NMOS 晶体管67的栅极耦接NMOS晶体管66的漏极，NMOS晶体管67的源极耦接 接地信号GND, NMOS晶体管67的漏才及耦接输出节点Nouto。电流源69耦接 于PMOS晶体管63的源极和供应电压源VDD间。
在操作时，闭环分支B60产生电流160以及参考电压Vrefpx和Vrefox,开 环分支B61产生电流161以及参考电压Vrefp和Vrefh。电流161为电流160的N 倍，以保证参考緩冲电路6的驱动能力。因此，每个晶体管63、 66和67的大 小是其相应的晶体管62、 64和65的N倍。在本实施例中，每个晶体管的大小 可为各自的宽-长比率。并且，电流源68和69可由晶体管实现。例如，若电流 源68和69由晶体管实现，则电流源69的大小为电流源68大小的N倍。根据 上述电路架构，参考电压VreQ)跟踪参考电压Vre^3x，参考电压Vrefo跟踪参考 电压Vrefhx。并且NMOS电流晶体管65和67作为电流槽。
在图6所示的实施例中，参考电压Vrefj 和Vrefo不受每个晶体管62、 63 、 64和66的栅极和源极间的电压差的限制，其中这些晶体管操作在饱和区且晶体 管62和63耦接于放大器60的输出端OUT，晶体管64和66耦接于放大器61 的输出端OUT,因此，甚至在供应电压源VDD提供非常低的供应电压下，参 考緩沖电路6可正常操作，并且参考电压Vre*和Vrefii之间的摆动可变的相对 较大。举例来说，若电流源68和69分别由MOS晶体管实现，参考电压Vre^ 的最大值约等于(vdd-lvdsl)，参考电压Vrefh的最小值约等于lvds卜且因此参考电 压Vre*和Vrefh间的摆动约等于(vdd-2lvdsl),其中vdd为供应电压源VDD提 供的电压值，vds为晶体管67和电流源69中的MOS晶体管的漏极和源极间的 电压差。并且，参考緩冲电路6的输出阻抗实质上等于1/gm，以快速稳定参考 电压VreQ)和Vrefe,对放大器60和61的带宽不再有很高的要求，因此，可显 著降^f氐参考缓沖电路6的电力消耗。
图7显示了差分参考緩冲电路的另 一个典型实施例。差分参考緩冲电路7分 別在输出节点Noutp和Noutn产生参考电压Vrefp和Vrefn,包含i文大器70和 71、 PMOS源扭J艮随晶体管72、 PMOS电流晶体管73和75、 PMOS驱动晶体管74、 NMOS源极跟随晶体管76、 NMOS驱动晶体管77、电流源78和79。也 就是说，差分参考緩沖电路7中，闭环分支B70包括放大器70和71、 PMOS 晶体管72和73、 NMOS晶体管76、电流源78,而开环分支B71包括PMOS晶 体管74和75、 NMOS晶体管77、电流源79。 PMOS晶体管74的源极在l伶出节 点Noutp处耦接PMOS晶体管75的漏极，NMOS晶体管77的源极在输出节点 Noutn处耦才妾电流源79。
参考图7,闭环分支B70产生电流170以及参考电压Vre^x和Vrefox，开环 分支B71产生电流171以及参考电压Vrefj 和Vrefii。电流171为电流170的N 倍，以保证参考緩沖电路7的驱动能力。因此，每个晶体管74、 75和77的大 小是其相应的晶体管72、 73和76的N倍。在本实施例中，每个晶体管的大小 可为各自的宽-长比率。并且，电流源78和79可由晶体管实现。例如，若电流 源78和79由晶体管实现，则电流源79的大小为电流源78大小的N倍。根据 上述电路架构，参考电压Vre*跟踪参考电压Vre*x，参考电压Vreih跟踪参考 电压Vrefhx。并且NMOS电流晶体管73和75相当于电流源。
在图7所示的实施例中，参考电压Vrefp和Vrefh不受每个晶体管72、 74、 76和77的栅极和源极间的电压差的限制，其中这些晶体管操作在饱和区且晶体 管72和74耦接于放大器70的输出端OUT,晶体管76和77耦接于放大器71 的输出端OUT,因此，甚至在供应电压源VDD提供非常低的供应电压下，参 考緩冲电路7可正常操作，且参考电压Vre*和Vrefh间的摆动可变的相对较大。 此外，参考缓冲电路7的输出阻抗实质上等于1/gm,以快速稳定参考电压Vrefp 和Vrefe,对放大器70和71的带宽不再有很高的要求，因此，可显著降低参考 》爰冲电路7的电力消4毛。
冲艮据上述实施例，所揭露的参考緩冲电路可于低供应电压下正常运行，而对 输出参考电压没有限制，以使参考电压间的摆动可相对较大。此外，由于参考 緩冲电路中设有开环分支，参考缓冲电路可快速稳定参考电压Vrefp和Vrefh且 具有较小的电力消耗。
在某些条件下，例如在图4中的参考緩冲电路，参考緩冲电路4之后的跟 随装置自输出节点Nout需要大电流。因此，提供参考緩冲电路的另一个典型实 施例，可具有较大的电流驱动能力。图8为单端参考缓冲电路的另一个典型实 施例。在图8所示单端参考緩沖电路8的典型实施例中，多数元件和元件连接 与图4所示的参考緩冲电路4类似，而PMOS晶体管44栅极与PMOS晶体管43漏极间的连接和PMOS晶体管42的棚-极与PMOS晶体管41的漏极间的连接 经过了修改。参考图8，跟踪电路T81耦接于PMOS晶体管44的栅极和PMOS 晶体管43的漏极间。跟踪电路T81包括跟踪NMOS晶体管T811和电流源T812。 电流源T812耦接于电压源VDD和PMOS晶体管44的栅极间。NMOS晶体管 T811的栅极接收偏置电压(bias voltage)VG2 (例如操作于饱和区)，NMOS晶体 管T811的源极耦接PMOS晶体管43的漏极，NMOS晶体管T811的漏极耦接 PMOS晶体管44的栅极。当跟随装置从节点Nout需要大电流时，PMOS晶体 管43的源极和漏极的电压(例如Vre*)首先降低。由于NMOS晶体管T811 的闸-源极间电压差的增加，流经NMOS晶体管T811的电流增加，因此NMOS 晶体管T811的漏极电压降低。换言之，可认为通过NMOS晶体管T811来跟踪 PMOS晶体管43降低的漏极电压，藉此PMOS晶体管44的栅极电压得以降低。 接着，由于PMOS晶体管44的源-栅极间电压差增加(增加量为其栅极电压的 降低量)，流经PMOS晶体管44的电流增加。结杲，跟随装置需求的大电流可 由PMOS晶体管44提供的电流快速补偿，以相应于上述输出节点Nout的电压 降。当跟随装置停止需求如此大电流时，PMOS晶体管43的漏极电压首先增加， 通过NMOS晶体管T811跟踪PMOS晶体管43增加的漏极电压，PMOS晶体管 44的栅极电压增加，因此，流经PMOS晶体管44的电流降低。
类似的，参考图8，跟踪电路T80耦接于PMOS晶体管42的栅极和PMOS 晶体管41的漏极间。跟踪电路T80包括跟踪NMOS晶体管T801和电流源T802。 电流源T802耦接于电压源VDD和PMOS晶体管42的栅极间。NMOS晶体管 T801的栅极接收偏置电压VG1 (例如操作于々包和区)，NMOS晶体管T801的源 极耦接PMOS晶体管41的漏极，NMOS晶体管T801的漏极耦接PMOS晶体管 42的栅极。根据上述描述，PMOS晶体管42的栅极电压通过NMOS晶体管T801 跟踪PMOS晶体管41的漏极电压，以调整流经PMOS晶体管42的电流。因此， PMOS晶体管41和43可实质上操:作在饱和区。跟随装置自输出节点Nout需求 大电流时，参考电压Vre^)也可精确跟踪参考电压Vrefpx。在本实施例中，偏置 电压VG1和VG2固定，例如为供应电压VDD。在其它实施例中，偏置电压VG1 和VG2可i殳置为不同。
图9显示了单端参考緩冲电路的另一个典型实施例，其具有较大电流驱动能 力。在图9所示的单端参考緩冲电路9中，多数元件和元件连接与图5所示的 参考緩冲电路5类似，NMOS晶体管54的栅极与NMOS晶体管53的漏极间的连接和NMOS晶体管52的栅极与NMOS晶体管51的漏极间的连接经过了修改。 参考图9,跟踪电路T90耦接于NMOS晶体管52的栅极和NMOS晶体管51的 漏极间，跟踪电路T91耦接于NMOS晶体管54的冲册极和NMOS晶体管53的漏 极间。跟踪电路T90包括跟踪PMOS晶体管T901和电流源T902。跟踪电路T91 包括跟踪PMOS晶体管T911和电流源T912。根据上述描述，NMOS晶体管52 的栅极电压通过PMOS晶体管T901跟踪NMOS晶体管51的漏极电压，NMOS 晶体管54的栅极电压通过PMOS晶体管T911跟踪NMOS晶体管53的漏极电 压。因此，节点Nout处有电流变化时，晶体管51和53可操:作在饱和区。跟随 装置自输出节点Nout需求大电流时，参考电压Vrefo也可精确跟踪参考电压 Vrefhx。在本实施例中，偏置电压VG1和VG2固定，例如为接地信号GND。 在其它实施例中，偏置电压VG1和VG2可设置为不同。
在图8和图9所示的实施例中，晶体管41和51称为第一晶体管，晶体管 42和52称为第二晶体管，晶体管43和53称为第三晶体管，晶体管44和54称 为第四晶体管，跟踪电路T81和跟踪电路T91称为第一跟踪电路，晶体管T811 和T911称为第五晶体管，跟踪电路T80和跟踪电路T卯称为第二跟踪电路，此 时晶体管T801和T901也可称为第五晶体管，负载单元45和55称为第一负载 单元，负载单元46和56称为第二负载单元。同时，晶体管42和52也可称为 第一电流晶体管，晶体管44和54也可称为第二电流晶体管，电流源T812和 T912称为第一电流源，晶体管T811和T911称为第一跟踪晶体管。
图IO显示了差分参考緩冲电路的另一个典型实施例，其具有4支大电流驱动 能力。在图10所示的参考緩冲电路100中，多数元件和元件连接与图6所示的 参考緩冲电路6类似，NMOS晶体管67的槺极与NMOS晶体管66的漏极间的 连接和NMOS晶体管65的栅极与NMOS晶体管64的漏极间的连接经过了修改。 参考图10，跟踪电路T100耦接于NMOS晶体管65的栅极和NMOS晶体管64 的漏极间，跟踪电路T101耦接于NMOS晶体管67的栅极和NMOS晶体管66 的漏极间。跟踪电路T100包括跟踪PMOS晶体管T1001和电流源T1002,跟踪 电路T101包括跟踪PMOS晶体管T1011和电流源T1012。根据上述描迷，NMOS 晶体管65的栅极电压通过PMOS晶体管T1001跟踪NMOS晶体管64的漏极电 压，NMOS晶体管67的栅极电压通过PMOS晶体管T1011跟踪NMOS晶体管 66的漏极电压。因此，输出节点Noutn处有电流变化时，晶体管64和66可操 作在饱和区。跟随装置需求大电流时，参考电压Vrefo可精确跟踪参考电压Vrefex。在本实施例中，偏置电压VG1和VG2固定，例如为接地信号GND。 在其它实施例中，偏置电压VG1和VG2可设置为不同。
图11显示了差分参考緩冲电路的另一个典型实施例，其具有较大的电流驱 动能力。在图11所示的参考緩沖电路110中，多数元件和元件连接与图7所示 的参考缓冲电路7类似，PMOS晶体管75的栅极与PMOS晶体管74的漏极间 的连接和PMOS晶体管73的栅极与PMOS晶体管72的漏极间的连接经过了修^ 改。参考图11，跟踪电路T110耦接于PMOS晶体管73的栅极和PMOS晶体管 75的漏极间，跟踪电路Till耦接于PMOS晶体管75的栅极和PMOS晶体管 74的漏极间。跟踪电路T110包括跟踪NMOS晶体管T1101和电流源T1102, 跟踪电路Tl 11包括跟踪NMOS晶体管Tl 111和电流源Tl 112。根据上述描述， PMOS晶体管73的栅极电压通过NMOS晶体管T1101跟踪PMOS晶体管72的 漏才及电压，PMOS晶体管75的栅极电压通过NMOS晶体管Tllll跟踪PMOS 晶体管74的漏极电压。因此，输出节点Noutp处有电流变化时，晶体管72和 74可操作在饱和区。跟随装置从输出节点Noutp处需求大电流时，参考电压Vrefp 可精确跟踪参考电压Vre*x。在本实施例中，偏置电压VGl和VG2固定，例如 为供应电压VDD。在其它实施例中，偏置电压VGl和VG2可设置为不同。
在图IO和图ll所示的实施例中，放大器60和71称为第一放大器，放大器 61和70称为第二放大器，晶体管62和76称为第一晶体管，晶体管64和72称 为第二晶体管，晶体管65和73称为第三晶体管，晶体管63和77称为第四晶 体管，晶体管66和74称为第五晶体管，晶体管67和75称为第六晶体管，跟 踪电路T101和跟踪电路Till称为第一跟踪电路，晶体管T1011和T1112称为 第七晶体管，电流源68和78称为第一电流源，电流源69和79称为第二电流 源，跟踪电路T1002和跟踪电路T1102称为第二跟踪电路，此时晶体管T1001 和T1101也可称为第七晶体管。同时，晶体管62和76也可称为第一源极跟随 晶体管，晶体管64和72也可称为第二源极跟随晶体管，晶体管65和73也可 称为第一电流晶体管，晶体管63和77也可称为第一驱动晶体管，晶体管66和 74也可称为第二驱动晶体管，晶体管67和75也可称为第二电流晶体管，电流 源T1012和T1112称为第一电流源，晶体管T1011和Tllll称为第一跟踪晶体 管。
本发明虽以较佳实施例描述，然而并不限于此。各种变形、修改和所述实施 例各种特征的组合均属于本发明所主张范围，本发明权利范围应以申请专利权 利要求为准。
权利要求
1.一种参考缓冲电路，用于在输出节点提供参考电压，包括闭环分支，包括放大器，具有正输入端、负输入端和输出端，所述正输入端接收输入电压；第一MOS晶体管，具有栅极、源极和漏极，所述第一MOS晶体管的栅极耦接于所述放大器的输出端，所述第一MOS晶体管的源极耦接所述放大器的负输入端；以及第二MOS晶体管，耦接于所述第一MOS晶体管的源极；以及开环分支，包括第三MOS晶体管，具有栅极、源极和漏极，所述第三MOS晶体管的栅极耦接于所述放大器的输出端，所述第三MOS晶体管的源极耦接所述输出节点；第四MOS晶体管，具有栅极、源极和漏极，所述第四MOS晶体管的漏极耦接于所述第三MOS晶体管的源极；以及第一跟踪电路，用于使所述第四MOS晶体管的栅极电压跟踪所述第三MOS晶体管的漏极电压。
2. 根据权利要求1所述的参考緩冲电路，其特征在于，所迷第一跟踪电路 包括电流源，耦接于电压源和所述第四MOS晶体管的斥册极之间；以及 第五MOS晶体管，具有栅极、源纟及和漏极，所述第五MOS晶体管的栅极 用于接收偏置电压、所述第五MOS晶体管的源极耦接于所述第三MOS晶体管 的漏极、所述第五MOS晶体管的漏极耦接于所述第四MOS晶体管的栅极。
3. 根据权利要求2所述的参考緩冲电路，其特征在于，所述第一MOS晶体 管、所述第二 MOS晶体管、所述第三MOS晶体管和所述第四MOS晶体管为 PMOS晶体管，所述第五MOS晶体管为NMOS晶体管，所述电压源用于提供 供应电压。
4. 根据权利要求2所述的参考緩冲电路，其特征在于，所述第一MOS晶体 管、所述第二 MOS晶体管、所述第三MOS晶体管和所述第四MOS晶体管为 NMOS晶体管，所述第五MOS晶体管为PMOS晶体管，所述电压源用于提供 接地信号。
5. 根据权利要求1所述的参考緩冲电路，其特征在于，进一步包括 第一负载单元，耦接于所述第一MOS晶体管的漏极和电压源之间；以及 第二负载单元，耦接于所述第三MOS晶体管的漏极和所述电压源之间。
6. 根据权利要求5所述的参考緩冲电路，其特征在于，所述第一负载单元和所述第二负载单元由晶体管或电阻器实现。
7. 才艮据权利要求1所述的参考緩沖电路，其特征在于，所述闭环分支进一 步包括第二跟踪电路，用于使所述第二 MOS晶体管的栅极电压跟踪所述第一 MOS 晶体管的漏极电压。
8. 根据权利要求7所述的参考緩冲电路，其特征在于，所述第二跟踪电路 包括电流源，耦接于电压源和所述第二MOS晶体管的4册极之间；以及 第五MOS晶体管，具有栅极、源才及和漏才及，所述第五MOS晶体管的栅极 用于接收偏置电压、所述第五MOS晶体管的源极耦接于所述第一 MOS晶体管 的漏极、所述第五MOS晶体管的漏极耦接于所述第二 MOS晶体管的栅极。
9. 才艮据权利要求8所述的参考緩冲电路，其特征在于，所述第一MOS晶体 管和所述第二MOS晶体管为PMOS晶体管时，所述第五MOS晶体管为NMOS 晶体管；所述第一MOS晶体管和所述第二MOS晶体管为NMOS晶体管时，所 述第五MOS晶体管为PMOS晶体管。
10. 根据权利要求1所述的参考緩冲电路，其特征在于，流经所述开环分支 的电流量为流经所述闭环分支的电流量的N倍，其中N〉1。
11. 一种参考緩冲电路，用于在输出节点提供参考电压，包括 闭环分支，包括放大器，具有正输入端、负输入端和输出端，所述正输入端接收输入电压；源极跟随晶体管，具有棚-极、源极和漏极，所述源极跟随 晶体管的栅极耦接所述放大器的输出端，所述源极跟随晶体管的源极耦接所述放大器的负输入端；以及第一电流晶体管，耦接于所述源极跟随晶体管的源极； 以及开环分支，包括驱动晶体管，具有栅极、源极和漏才及，所述驱动晶体管 的栅极耦接于所述放大器的输出端，所述驱动晶体管的源极耦接所述输出节点； 第二电流晶体管，具有栅极、源极和漏才及，所述第二电流晶体管的漏极耦接于 所述驱动晶体管的源极；第一电流源，耦接于所述第二电流晶体管的栅极；以 及第一跟踪晶体管，具有栅极、源极和漏极，所述第一跟踪晶体管的棚-极用于 接收偏置电压、所述第一跟踪晶体管的源极耦接于所述驱动晶体管的漏极、所 述第 一跟踪晶体管的漏极耦接于所述第二电流晶体管的栅极。
12. 根据权利要求11所述的参考i爰冲电路，其特征在于，所述源极跟随晶 体管和所述驱动晶体管为PMOS晶体管时，所述第一电流晶体管和所述第二电 流晶体管作为电流源，并且所述源极跟随晶体管和所述驱动晶体管为NMOS晶 体管时，所述笫 一电流晶体管和所述第二电流晶体管作为电流槽。
13. 根据权利要求11所述的参考緩沖电路，其特征在于，流经所迷开环分 支的电流量为流经所述闭环分支的电流量的N倍，其中N>1。
14. 一种参考緩沖电路，用于在第一输出节点提供第一参考电压，在第二输 出节点提供第二参考电压，所述参考緩冲电路包括闭环分支，包括第一;^史大器，具有正输入端、负输入端和输出端，所述 正输入端用于接收第一输入电压；第二放大器，具有正输入端、负输入端和输 出端，所述正输入端用于接收第二输入电压；第一MOS晶体管，具有栅极、源 极和漏极，所述第一MOS晶体管的栅极耦接于所述第一放大器的输出端，所述 第一MOS晶体管的源极耦接所述第一》文大器的负输入端；第二MOS晶体管， 具有栅极、源极和漏极，所述第二MOS晶体管的栅极耦接于所述第二放大器的 输出端、所述第二MOS晶体管的源极耦接所述第二放大器的负输入端、所述第 二 MOS晶体管的漏极耦接于所述第一 MOS晶体管的漏极；以及第三MOS晶 体管，耦接于所述第二MOS晶体管的源极；以及开环分支，包括第四MOS晶体管，具有栅极、源极和漏极，所述第四 MOS晶体管的栅极耦接于所述第一;^大器的输出端，所述第四MOS晶体管的 源极耦接所述第一输出节点；第五MOS晶体管，具有栅极、源极和漏极，所述 第五MOS晶体管的栅极耦接于所述第二放大器的输出端、所述第五MOS晶体 管的源极耦接所述第二输出节点、所述第五MOS晶体管的漏极耦接于所述第四 MOS晶体管的漏才及；第六MOS晶体管，具有棚-才及、源极和漏极，所述第六MOS 晶体管的漏极耦接于所述第五MOS晶体管的源极；以及第一跟踪电路，用于使 所述第六MOS晶体管的栅极电压跟踪所述第五MOS晶体管的漏极电压。
15. 根据权利要求14所述的参考缓冲电路，其特征在于，所述第一跟踪电 路包括电流源，耦接于电压源和所述第六MOS晶体管的棚-极之间；以及 第七MOS晶体管，具有栅极、源极和漏极，所述第七MOS晶体管的栅极 用于接收偏置电压、所述第七MOS晶体管的源极耦接于所述第五MOS晶体管 的漏极、所述第七MOS晶体管的漏才及耦接于所述第六MOS晶体管的栅极。
16. 根据权利要求15所述的参考纟爰沖电路，其特征在于，所述第一 MOS 晶体管、所述第四MOS晶体管为PMOS晶体管，所述第二MOS晶体管、所述 第三MOS晶体管、所述第五MOS晶体管、所述第六MOS晶体管为NMOS晶 体管，所述电压源用于提供接地信号。
17. 根据权利要求15所述的参考緩沖电路，其特征在于，所述第一 MOS 晶体管、所述第四MOS晶体管为NMOS晶体管，所述第二 MOS晶体管、所述 第三MOS晶体管、所述第五MOS晶体管、所述第六MOS晶体管为PMOS晶 体管，所述电压源用于提供供应电压。
18. 根据权利要求14所述的参考緩冲电路，其特征在于，进一步包括 第一电流源，耦接于电压源和所述第一MOS晶体管的源极之间；以及 第二电流源，耦接于所述电压源和所述第四MOS晶体管的源才及之间。
19. 根据权利要求18所述的参考緩冲电路，其特征在于，所述第一电流源 和所述第二电流源由晶体管实现。
20. 根据权利要求14所述的参考緩冲电路，其特征在于，所述闭环分支进 一步包括第二跟踪电路，用于使所述第三MOS晶体管的栅极电压跟踪所述第二MOS 晶体管的漏极电压。
21. 根据权利要求20所述的参考缓冲电路，其特征在于，第二跟踪电路包括电流源，耦接于电压源和所述第三MOS晶体管的栅极之间；以及 第七MOS晶体管，具有4册极、源才及和漏极，所述第七MOS晶体管的栅极 用于接收偏置电压、所述第七MOS晶体管的源极耦接于所述第二 MOS晶体管 的漏极、所述第七MOS晶体管的漏极耦接于所述第三MOS晶体管的栅极。
22. 根据权利要求21所述的参考缓沖电路，其特征在于，若所述第二MOS 晶体管、所述第三MOS晶体管为PMOS晶体管，所述第七MOS晶体管为NMOS 晶体管；若所述第二MOS晶体管、所述第三MOS晶体管为NMOS晶体管，所 述第七MOS晶体管为PMOS晶体管。
23. 根据权利要求14所述的参考緩冲电路，其特征在于，流经所述开环分 支的电流量为流经所述闭环分支的电流量的N倍，其中N> 1 。
24. —种参考缓冲电路，用于在第一输出节点提供第一参考电压，在第二输 出节点提供第二参考电压，包括闭环分支，包括第一放大器，具有正输入端、负输入端和输出端，所述正输入端接收第一输入电压；第二放大器，具有正输入端、负输入端和输出端， 所述正输入端接收第二输入电压；第一源极跟随晶体管，具有栅极、源极和漏 极，所述第一源极跟随晶体管的栅极耦接所述第一放大器的输出端，所述第一 源极跟随晶体管的源极耦接所述第一放大器的负输入端；第二源极跟随晶体管， 具有栅极、源极和漏极，所述第二源极跟随晶体管的栅极耦接所述第二放大器 的输出端、所述第二源极跟随晶体管的源极耦接所述笫二放大器的负输入端、 所述第二源极跟随晶体管的漏极耦接所述第一源极跟随晶体管的漏极；以及第 一电流晶体管，耦接于所述第二源极跟随晶体管的源极；以及开环分支，包括第一驱动晶体管，具有4册极、源极和漏极，所述第一驱 动晶体管的栅极耦接于所述第一放大器的输出端，所述第一驱动晶体管的源极 耦接所述第一输出节点；第二驱动晶体管，具有栅极、源极和漏极，所述第二 驱动晶体管的栅极耦接于所述第二放大器的输出端、所述第二驱动晶体管的源 极耦接所述第二输出节点、所述第二驱动晶体管的漏极耦接所述第一驱动晶体 管的漏极；第二电流晶体管，耦接于所述第二驱动晶体管的源极；第一电流源， 耦接于所述第二电流晶体管的栅极；以及第一跟踪晶体管，具有栅极、源极和 漏极，所述第一跟踪晶体管的栅极用于接收偏置电压、所述第一跟踪晶体管的 源极耦接于所述第二驱动晶体管的漏极、所述第一跟踪晶体管的漏极耦接于所 述第二电流晶体管的栅极。
25. 根据权利要求24所述的参考缓冲电路，其特征在于，所述第一源极跟 随晶体管和所述第一驱动晶体管为PMOS晶体管时，所述第二源极跟随晶体管 和所述第二驱动晶体管为NMOS晶体管，所述第一电流晶体管和所述第二电流 晶体管作为电流槽；所述第一源极跟随晶体管和所述第一驱动晶体管为NMOS 晶体管时，所述第二源极跟随晶体管和所述第二驱动晶体管为PMOS晶体管， 所述第一电流晶体管和所述第二电流晶体管作为电流源。
26. 根据权利要求24所述的参考緩沖电路，其特征在于，流经所述开环分 支的电流量为流经所述闭环分支的电流量的N倍，其中N〉1 。
全文摘要
一种参考缓冲电路，可在输出节点提供参考电压，包括闭环分支，闭环分支包括放大器，具有正输入端、负输入端和输出端，正输入端接收输入电压；第一MOS晶体管，其栅极耦接放大器输出端、源极耦接放大器负输入端；以及第二MOS晶体管，耦接第一MOS晶体管源极；以及开环分支，开环分支包括第三MOS晶体管，其栅极耦接放大器输出端、源极耦接输出节点；第四MOS晶体管，其漏极耦接第三MOS晶体管源极；以及第一跟踪电路，使第四MOS晶体管栅极电压跟踪第三MOS晶体管漏极电压。本发明揭露的参考缓冲电路可于低电压下正常操作，对输出参考电压没有限制，可使参考电压间的摆动相对较大，可快速稳定参考电压且有较小的电力消耗。
文档编号G05F3/16GK101615049SQ200910147988
公开日2009年12月30日 申请日期2009年6月12日 优先权日2008年6月24日
发明者卓宜贤, 林育信 申请人:联发科技股份有限公司