专利名称：有效补偿电路的时间歪斜的电路架构的制作方法
技术领域：
本发明有关于一种有效补偿电路的时间歪斜的电路架构，藉此以缩小或消除待补偿电路对于逻辑讯号0与1间所产生的时间歪斜。
背景技术：
在进行电路的讯号传输时，由于各电路元件间所产生的问题，例如在CMOS的电路上，制程偏移或电压变化等因素，而使得PMOS与NMOS的强度无法完全匹配，以致于电路对于逻辑讯号0及逻辑讯号1的传输速度因此产生差异，换言之，一个逻辑讯号传输比较快，而另一个逻辑讯号相对的传输比较慢，而造成电路中存在有时间歪斜(time skew)的情形，此时间歪斜将会限制到电路高速传输的能力。请参阅图1，为习用可补偿电路的时间歪斜的电路示意图。如图所示，习用技术是以一输入缓冲器10为例，其结构包括有一电流镜单元101、一比较器单元103及一反相器 105。其中电流镜单元101连接一第一电压(Vdd)，该电流镜单元101为Pl及P2的PMOS 晶体管所组成。比较器单元103连接一第二电压(Vss)，并与电流镜单元101连接在一第一节点102及一第二节点104，比较器单元103为m及N2的NMOS晶体管所组成。此外，该第一节点102将与该电流镜单元101的各晶体管PI、P2的栅极端互相连接，而第二节点104 上进一步连接有该反相器105。又，该比较器单元103用以接收一输入讯号及一参考电压，以对于输入讯号及参考电压进行比较，并将比较结果传输至反相器105的输入端，以反相该比较结果并在反相器105的输出端输出一输出讯号。习用输入缓冲器10的补偿方式是如下所述假设m及N2的NMOS晶体管的元件特性相较于Pl及P2的PMOS晶体管是具有较强的强度，则反相器105输出1的传输速度将比较快，换言之，输出1之上升边缘(raising edge)会提前到来。又，第一节点102电压也会因为附晶体管比较强的关系形成较低的电位，此较低电位的第一节点102电压将使得Pl及P2晶体管的Ves电压增大，而增加Pl及P2晶体管的强度，致使反相器105输出0之下降边缘(falling edge)的传输速度也会因此加快而提前到来，如此将可抵补NMOS晶体管对于上升边缘传输较快的部份，而缩小输入缓冲器10在逻辑讯号0与1间所存在的时间歪斜。相对的，假设m及N2的NMOS晶体管的元件特性相较于Pl及P2的PMOS晶体管是具有较弱的强度，则反相器105输出1的传输速度将比较慢，换言之，输出1之上升边缘会延后到来。又，第一节点102电压也会因为m晶体管比较弱的关系形成较高的电位，此较高电位的第一节点102电压将使得Pl及P2晶体管的Ves电压减小，而降低Pl及P2晶体管的强度，致使反相器15输出0之下降边缘的传输速度也会因此减慢而延后到来，如此将可抵补NMOS晶体管对于上升边缘传输较慢的部份，而缩小输入缓冲器10在逻辑讯号0与1间所存在的时间歪斜。虽然，习用输入缓冲器10的电路设计是具有补偿时间歪斜的能力，但，其补偿方法是为一定性上的补偿，并非一定量上的精确补偿，在补偿后，时间歪斜仍无法达到电路可容忍的范围。再者，现在的工作电源(Vdd)越来越低，电路操作在饱和区的工作范围越来越小，电路的回授补偿将不容易进行。
发明内容
本发明的目的，在于提供一种有效补偿电路的时间歪斜的电路架构，是将同步的逻辑讯号0及1的差动讯号分别输入于两个待补偿电路的复制电路，检测两复制电路输出的第一检测讯号及第二检测讯号间的时间歪斜，藉此产生一补偿讯号至待补偿电路，藉此以缩小或消除待补偿电路在逻辑讯号0与1间所存在的时间歪斜。为达成上述目的，本发明提供一种有效补偿电路的时间歪斜的电路架构，其结构包括一待补偿电路，接收一输入讯号及一补偿讯号，以输出一输出讯号；一第一复制电路，其为待补偿电路的复制电路，接收一第一逻辑讯号及补偿讯号，以输出一第一检测讯号；一第二复制电路，其为待补偿电路的复制电路，用以接收一第二逻辑讯号及补偿讯号， 以输出一第二检测讯号，并且第一逻辑讯号及第二逻辑讯号是为同步的差动讯号；及一时间歪斜检测及补偿产生电路，连接待补偿电路、第一复制电路及第二复制电路，接收第一检测讯号及第二检测讯号，检测第一检测讯号及第二检测讯号间的时间歪斜，致使产生补偿讯号以补偿待补偿电路中所存在的时间歪斜。
图1为习用可补偿电路的时间歪斜的电路示意图；图2为本发明有效补偿电路的时间歪斜一较佳实施例的电路架构示意图；图3为本发明待补偿电路的电路示意图；图4为本发明第一复制电路的电路示意图；图5为本发明第二复制电路的电路示意图；图6为本发明待补偿电路的电路示意图；图7为本发明第一复制电路的电路示意图；图8为本发明第二复制电路的电路示意图；图9为本发明时间歪斜检测及补偿产生电路的电路示意图；图10为本发明一较佳实施例的讯号时序图；图11为本发明另一佳实施例的讯号时序图。附图标记说明10-输入缓冲器；101-电流镜单元；102-第一节点；103-比较器单元；104-第二节点；105-反相器；21-待补偿电路；211-电流镜单元；212-第一节点；213-比较器单元； 214-第二节点；215-反相器；22-补偿单元；23-第一复制电路；231-电流镜单元；232-第一节点；233-比较器单元；234-第二节点；235-反相器；24-补偿单元；25-第二复制电路； 251-电流镜单元；252-第一节点；253-比较器单元；254-第二节点；255-反相器；26-补偿单元；30-时间歪斜检测及补偿产生电路；31-时间歪斜检测电路；33-第一检测单元；335-或门；35-第二检测讯号；355-与门；37-补偿产生电路；371-第一晶体管；373-第二
晶体管。
具体实施例方式请参阅图2，为本发明有效补偿电路的时间歪斜一较佳实施例的电路架构示意图。 如图所示，本发明电路架构包括有一待补偿电路21、一第一复制电路23、一第二复制电路 25及一时间歪斜检测及补偿产生电路30。其中，该待补偿电路21为一待补偿时间歪斜的电路，其接收一输入讯号及一补偿讯号，并根据补偿讯号补偿电路本身存在的时间歪斜，以正确的输出该输出讯号。第一复制电路23及第二复制电路25分别为该待补偿电路21的复制电路，第一复制电路23接收一第一逻辑讯号及该补偿讯号，以输出一第一检测讯号；第二复制电路25接收一第二逻辑讯号及该补偿讯号，以输出一第二检测讯号。又，第一逻辑讯号及第二逻辑讯号是为同步的差动讯号，其可为一内部电路所提供或者为一采用差动讯号作为工作时脉的应用电路(如DDR2SDRAM)所提供。时间歪斜检测及补偿产生电路30连接待补偿电路21、第一复制电路23及第二复制电路25，接收第一检测讯号及第二检测讯号，以检测第一检测讯号及第二检测讯号间的时间歪斜，并产生该补偿讯号以分别输入于待补偿电路21、第一复制电路23及第二复制电路25。再者，时间歪斜检测及补偿产生电路30将根据检测出的时间歪斜的差值以对应调整补偿讯号的大小，直到第一检测讯号及第二检测讯号间的时间歪斜是缩小到电路容许的范围内或进一步消除为零，则此刻所调整出的补偿讯号即可准确的补偿待补偿电路21在逻辑讯号0与1间所存在的时间歪斜。请参阅图3、图4及图5，为本发明待补偿电路、第一复制电路及第二复制电路的电路示意图。如各图所示，三者的电路结构完全相同，第一复制电路23及第二复制电路25为该待补偿电路21的复制电路，并且本发明是以输入缓冲器作为待补偿电路21、第一复制电路23及第二复制电路25的一具体的实施例。待补偿电路21、第一复制电路23及第二复制电路25分别包括有一电流镜单元 211/231/251、一比较器单元 213/233/253 及一反相器 215/235/253。其中电流镜单元211/231/251连接一第一电压(Vdd)，该电流镜单元211/231/251 为Pl及P2的PMOS晶体管所组成。比较器单元213/233/253连接一第二电压(Vss)，并与电流镜单元211/231/251 连接在一第一节点212/232/252及一第二节点214/234/254，比较器单元213/233/253 为m及N2的NMOS晶体管所组成。此外，该第一节点212/232/252将与该电流镜单元 211/231/251的各晶体管PI、P2的栅极端互相连接，而第二节点214/234/2M上进一步连接有该反相器215/235/253。又，待补偿电路21的比较器单元213将接收一输入讯号及一参考电压，以对于输入讯号及参考电压进行比较，并将比较结果传输至反相器215的输入端，以反相输出一输出讯号。第一复制电路23的比较器单元233将接收一第一逻辑讯号及一参考电压，以对于第一逻辑讯号及参考电压进行比较，并将比较结果传输至反相器235的输入端，以反相输出一第一检测讯号。第二复制电路25的比较器单元253将接收一第二逻辑讯号及一参考电压，以对于第二逻辑讯号及参考电压进行比较，并将比较结果传输至反相器255的输入端，以反相输
出一第二检测讯号。又，待补偿电路21、第一复制电路23及第二复制电路25尚增设有一补偿单元 22/24/26 ο本实施例的补偿单元22/24/ 为一 PMOS晶体管，并连接在第一电压(Vdd)与第二节点214/234/2M间及并联在P2晶体管上。当然，本发明另一实施例中，如图6、图7及图8所示，补偿单元22/24/ 亦可为一 NMOS晶体管，并连接在该第二电压(Vss)与该第二节点214/2:34/2 间及并联在N2晶体管上。再者，对于待补偿电路21、第一复制电路23及第二复制电路25的补偿方式后续图示将进一步说明。请参阅图9及图10，为本发明时间歪斜检测及补偿产生电路的电路示意图及一较佳实施例的讯号时序图，并同时参阅图3、图4及图5。本发明时间歪斜检测及补偿产生电路30包括一时间歪斜检测电路31及一补偿产生电路37。其中，该时间歪斜检测电路31包括一第一检测单元33及一第二检测单元35。第一检测单元33接收第一检测讯号及第二检测讯号，用以检测第一检测讯号及第二检测讯号间的时间歪斜，以产生一第一驱动讯号Vpo第二检测单元35接收第一检测讯号及第二检测讯号，用以检测第一检测讯号及第二检测讯号间的时间歪斜，以产生一第二驱动讯号\。而补偿产生电路37连接时间歪斜检测电路31，用以接收第一驱动讯号Vp或第二驱动讯号VN，并根据第一驱动讯号Vp或第二驱动讯号Vn以驱动产生该补偿讯号。该第一检测单元33的详细结构包括一或门335。该或门335包括二个输入端，用以接收第一检测讯号及第二检测讯号，以在输出端产生该第一驱动讯号VP。该第二检测单元35的详细结构包括一与门355。该与门355包括二个输入端，用以接收第一检测讯号及第二检测讯号，以在输出端产生该第二驱动讯号VN。补偿产生电路37的详细结构包括一第一晶体管371及一第二晶体管373，第一晶体管371为一 PMOS晶体管，用以接收该第一驱动讯号VP，而第二晶体管373为一 NMOS晶体管，用以接收该第二驱动讯号VN，并且第一晶体管371与第二晶体管373的连接点将产生有该补偿讯号。在第一驱动讯号Vp为低电位时，会驱动第一晶体管371导通，而产生一较高电位的补偿讯号；相对的，在第二驱动讯号Vn电压为高电位时，会驱动第二晶体管373导通， 而产生一较低电位的补偿讯号。继续，参阅图3、图4及图5，待补偿电路21对于逻辑0的传输速度将快于逻辑1，换言之，输出0之下降边缘(fallingedge)会提前到来，而输出1之上升边缘(raisingedge) 会延后而至，而存在有时间歪斜的情况。本发明为了检测待补偿电路21对于逻辑0及1间所存在的时间歪斜，是将同步的差动讯号的第一逻辑讯号及第二逻辑讯号同时输入于第一复制电路23及第二复制电路25 中，当第一复制电路23及第二复制电路25的第一检测讯号与第二检测讯号的逻辑0之下降边缘(fallingedge)传输速度快于逻辑1之上升边缘(raisingedge)，两者间将存在有时间歪斜，如图10所示。在第一工作周期(Tl)时，第一检测讯号与第二检测讯号间将存在时间歪斜d0。在时间歪斜do期间，第一检测讯号及第二检测讯号皆为逻辑0的状态，第一检测单元33的或门335将输出逻辑0的第一驱动讯号VP，以驱动第一晶体管371导通，产生一较高电位的补偿讯号，而第二检测单元35的与门355将输出逻辑0的第二驱动讯号Vn，而无法驱动第二晶体管373导通。接续，较高电位的补偿讯号输入于待补偿电路21、第一复制电路23及第二复制电路25的补偿单元22/24Λ6，将使得补偿单元22/24/ 的VGS变低，强度变弱，致使第一检测讯号及第二检测讯号的逻辑0之下降边缘(fallingedge)传输速度变慢，逻辑1之上升边缘(raisingedge)传输速度变快。而在第二周期(T2)时，由于补偿的校正，第一检测讯号及第二检测讯号间的时间歪斜dl明显的缩小许多。持续进行补偿的电路操作，并拉高补偿讯号的能量，而在第三周期CH)时，第一检测讯号及第二检测讯号间的时间歪斜dl将补偿为零，此刻所调整出的补偿讯号即可准确的补偿待补偿电路21在差动讯号间所存在的时间歪斜。另，图11，为本发明另一实施例的讯号时序图，并同时参阅图6、图7、图8及图9。本实施例如图6、图7及图8所示，可在待补偿电路21、第一复制电路23及第二复制电路25中分别增设一是为NMOS晶体管的补偿单元22/24Λ6，其连接在该第二电压(Vss) 与该第二节点214/234/2M间及并联在N2晶体管上。当待补偿电路21对于逻辑1的传输速度快于逻辑0，换言之，输出1之上升边缘(raisingedge)会提前到来，而输出0之下降边缘(fallingedge)会延后而至，此时第一逻辑讯号及第二逻辑讯号输入于第一复制电路23及第二复制电路25中，第一检测讯号与第二检测讯号的逻辑1之上升边缘(raisingedge)传输速度快于逻辑0之下降边缘 (fallingedge)，两者间将存在有时间歪斜，如图11所示。在第一工作周期(Tl)时，第一检测讯号与第二检测讯号间将存在时间歪斜d0。在时间歪斜do期间，第一检测讯号及第二检测讯号皆为逻辑1的状态，第一检测单元33的或门335将输出逻辑1的第一驱动讯号VP，而无法驱动第一晶体管371导通，而第二检测单元 35的与门355将输出逻辑1的第二驱动讯号\，以驱动第二晶体管373导通，产生一较低电位的补偿讯号。接续，较低电位的补偿讯号输入于待补偿电路21、第一复制电路23及第二复制电路25的补偿单元22/24Λ6，将使得补偿单元22/24/ 的VGS变低，强度变弱，致使第一检测讯号及第二检测讯号的逻辑1之上升边缘(raisingedge)传输速度变慢，逻辑0之下降边缘(fallingedge)传输速度变快。而在第二周期(T2)时，由于补偿的校正，第一检测讯号及第二检测讯号间的时间歪斜dl明显的缩小许多。持续进行补偿的电路操作，并拉低补偿讯号的能量，而在第三周期CH)时，第一检测讯号及第二检测讯号间的时间歪斜dl将补偿为零，此刻所调整出的补偿讯号即可准确的补偿待补偿电路21在差动讯号间所存在的时间歪斜。本发明待补偿电路21是以输入缓冲器作为本发明的一具体的实施例，然，本发明补偿方式亦可应用在采用差动讯号作为输入讯号或控制讯号的电路上，例如资料读写电路，藉此以补偿缩小或消除各电路中所存在的时间歪斜。 以上所述者，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，即凡依本发明申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。
权利要求
1.一种有效补偿电路的时间歪斜的电路架构，其特征在于，其结构包括 一待补偿电路，接收一输入讯号及一补偿讯号，以输出一输出讯号；一第一复制电路，其为该待补偿电路的复制电路，接收一第一逻辑讯号及该补偿讯号， 以输出一第一检测讯号；一第二复制电路，其为该待补偿电路的复制电路，用以接收一第二逻辑讯号及该补偿讯号，以输出一第二检测讯号，并且该第一逻辑讯号及该第二逻辑讯号是为同步的差动讯号；及一时间歪斜检测及补偿产生电路，连接该待补偿电路、该第一复制电路及该第二复制电路，接收该第一检测讯号及该第二检测讯号，检测该第一检测讯号及该第二检测讯号间的时间歪斜，产生该补偿讯号以补偿该待补偿电路。
2.根据权利要求1所述的电路架构，其特征在于，该待补偿电路的结构包括一电流镜单元，连接一第一电压；一比较器单元，连接一第二电压，并与该电流镜单元连接在一第一节点及一第二节点， 该第一节点与该电流镜单元中的各晶体管的栅极端互相连接，该比较器单元用以接收及比较该输入讯号及一参考电压；一反相器，连接该第二节点，以输出该输出讯号；及一补偿单元，其用以接收该补偿讯号，并选择连接在该第一电压与该第二节点间或该第二电压与该第二节点间。
3.根据权利要求2所述的电路架构，其特征在于，该补偿单元为一PMOS或一 NMOS晶体管。
4.根据权利要求1所述的电路架构，其特征在于，该第一复制电路，其结构包括一电流镜单元，连接一第一电压；一比较器单元，连接一第二电压，并与该电流镜单元连接在一第一节点及一第二节点， 该第一节点与该电流镜单元中的各晶体管的栅极端互相连接，该比较器单元用以接收及比较该第一逻辑讯号及一参考电压；一反相器，连接该第二节点，以输出该第一检测讯号；及一补偿单元，其用以接收该补偿讯号，并选择连接在该第一电压与该第二节点间或该第二电压与该第二节点间。
5.根据权利要求4所述的电路架构，其特征在于，该补偿单元为一PMOS或一 NMOS晶体管。
6.根据权利要求1所述的电路架构，其特征在于，该第二复制电路，其结构包括一电流镜单元，连接一第一电压；一比较器单元，连接一第二电压，并与该电流镜单元连接在一第一节点及一第二节点， 该第一节点与该电流镜单元中的各晶体管的栅极端互相连接，该比较器单元用以接收及比较该第二逻辑讯号及一参考电压；一反相器，连接该第二节点，以输出该第二检测讯号；及一补偿单元，其用以接收该补偿讯号，并选择连接在该第一电压与该第二节点间或该第二电压与该第二节点间。
7.根据权利要求6所述的电路架构，其特征在于，该补偿单元为一PMOS或一 NMOS晶体管。
8.根据权利要求1所述的电路架构，其特征在于，该时间歪斜检测及补偿产生电路包括一时间歪斜检测电路，包括一第一检测单元，用以接收该第一检测讯号及该第二检测讯号，检测该第一检测讯号及该第二检测讯号间的时间歪斜，以产生一第一驱动讯号；及一第二检测单元，用以接收该第一检测讯号及该第二检测讯号，检测该第一检测讯号及该第二检测讯号间的时间歪斜，以产生一第二驱动讯号；及一补偿产生电路，连接该时间歪斜检测电路，用以接收该第一驱动讯号或该第二驱动讯号，并根据该第一驱动讯号或该第二驱动讯号以驱动产生该补偿讯号。
9.根据权利要求8所述的电路架构，其特征在于，该第一检测单元包括一或门，包括二个输入端，分别接收该第一检测讯号及该第二检测讯号，以在输出端产生该第一驱动讯号。
10.根据权利要求8所述的电路架构，其特征在于，其中该第二检测单元包括一与门，包括二个输入端，分别接收该第一检测讯号及该第二检测讯号，以在输出端产生该第二驱动讯号。
11.根据权利要求8所述的电路架构，其特征在于，该补偿产生电路包括 一第一晶体管，接收该第一驱动讯号；及一第二晶体管，接收该第二驱动讯号，该第二晶体管与该第一晶体管的连接点产生该补偿讯号；其中在该第一驱动讯号为低电位时，驱动该第一晶体管，以产生较高电位的该补偿讯号，在该第二驱动讯号为高电位时，驱动该第一晶体管，以产生较低电位的该补偿讯号。
12.根据权利要求11所述的电路架构，其特征在于，该第一晶体管为一PMOS晶体管，而该第二晶体管为一 NMOS晶体管。
全文摘要
本发明是有关于一种有效补偿电路的时间歪斜的电路架构，其结构包括一待补偿电路、两个待补偿电路的复制电路及一时间歪斜检测及补偿产生电路，主要将同步的逻辑讯号0及1的差动讯号分别输入于两复制电路，接着，时间歪斜检测及补偿产生电路检测两复制电路输出的第一检测讯号及第二检测讯号间的时间歪斜，致使产生一补偿讯号至待补偿电路，以缩小或消除待补偿电路在逻辑讯号0与1间所存在的时间歪斜。
文档编号G05F3/26GK102270009SQ201010191800
公开日2011年12月7日 申请日期2010年6月4日 优先权日2010年6月4日
发明者施正宗 申请人:钰创科技股份有限公司