专利名称：降压电路的制作方法
技术领域：
本发明涉及一种半导体器件并且更加具体地涉及一种降压电路，该降压电路减小 从外部提供的电压并且将其提供给半导体器件的内部电路作为内部电源电压。
背景技术：
在半导体器件中，通过增加集成并且减小芯片尺寸来实现成本减小。为此，已经进 行了半导体器件中的晶体管和存储器元件的小型化。随着存储器元件和晶体管的小型化，从可靠性的观点，施加到半导体器件的电源 电压也需要降低。另一方面，为了保持与现有产品的兼容性作为半导体器件的产品规格，被 提供给半导体器件的电源电压可以被保持为与现有的产品中的相同的电压。例如，当外部 地提供1. 8V的电源电压并且半导体器件中的内部电源电压是1. 5V时，1. 8V的外部电源电 压需要被减小到1. 5V的内部电源电压。图1是示出在专利文献1中公布的传统的半导体器件的构造的框图。半导体器件 包括基准电压电路201、降压电路202、以及内部电路203。基准电压电路201基于外部电源 电压VDD将基准电压VREF输出到降压电路202。降压电路202基于基准电压VREF将外部 电源电压VDD减小到内部电源电压VDL并且将其输出到内部电路203。图2示出在专利文献2中公布的传统的降压电路的构造。在这里，传统的降压电 路对应于上面描述的降压电路202。传统的降压电路包括内部电源部件20和电流控制部件110。内部电源部件20包 括差分电路部件21和电压提供部件22。差分电路部件21包括P型MOSFET (在下文中，将 会称为“PM0S晶体管”)MP12和MP13以及N型MOSFET (在下文中，将会称为“NMOS晶体管”) MNl2 禾Π IMl3。PMOS晶体管ΜΡ12具有与第一外部电源电压VDD相连接的源极和与第一节点附 相连接的漏极。PMOS晶体管ΜΡ13具有与第一外部电源电压VDD相连接的源极、与PMOS晶 体管ΜΡ12的栅极相连接的栅极以及漏极。NMOS晶体管丽12具有与第一节点附相连接的 漏极、与第二节点Ν2相连接的源极、被提供有基准电压VREF以设置内部电源电压VDL的栅 极。NMOS晶体管丽13具有与PMOS晶体管ΜΡ13的漏极相连接的漏极、与第二节点Ν2相连 接的源极、以及与第四节点Ν4相连接的栅极。第一节点m被用作差分电路部件21的输出， 并且输出电压VPG被从第一节点m输出。电压提供部件22包括PMOS晶体管MP14和电阻元件R12和R13。PMOS晶体管MP14 具有与第一外部电源电压VDD相连接的源极、与第三节点N3相连接的漏极、以及与第一节 点W相连接的栅极，并且被提供有来自于差分电路部件21的输出电压VPG。电阻元件R12 被连接在第三节点N3和第四节点N4之间。电阻元件R13被连接在第四节点N4和第二外 部电源电压(接地电压)GND之间。第三节点N3被用作电压提供部件22的输出，并且内部 电源电压VDL被从第三节点N3输出。当电压提供部件22不包括电阻元件Rl2和Rl3时，第三节点N3被连接至NMOS晶体管丽13的栅极而不是第四节点N4。 电流控制部件110包括PMOS晶体管MP11、电阻元件R11、以及NMOS晶体管MNll 和丽14。PMOS晶体管MPll具有与第一外部电源电压VDD相连接的源极和与第二电源电压 GND相连接的栅极。NMOS晶体管丽11具有与第二电源电压GND相连接的源极。电阻元件 Rll被连接在PMOS晶体管MPll的漏极和NMOS晶体管丽11的漏极之间。NMOS晶体管丽14 是恒流源并且具有与差分电路部件21的第二节点N2相连接的漏极、与第二电源电压GND 相连接的源极、以及与NMOS晶体管丽11的漏极和栅极相连接的栅极。
接下来，将会描述传统的降压电路的操作。能够基于基准电压VREF和分压VMON设置内部电源电压VDL。基准电压VREF用作 差分电路部件21的输入，并且被提供给如上所述的差分电路部件21的NMOS晶体管MN12 的栅极。分压VMON是当通过使用电阻元件R12和R13分压内部电源电压VDL时从第四节 点N4提供的电压。S卩，分压VMOS被提供给差分电路部件21的NMOS晶体管丽13的栅极。 在这样的情况下，如下地表达分压VMON VMON = VDLXR13/(R12+R13)在差分电路部件21中，使分压VMON稳定在与基准电压VREF相同的电压，并且因 此基准电压VREF和分压VMON之间的关系被表达为VREF = VMON = VDLXR13/(R12+R13)。至此，内部电源电压 VDL 被表达为VDL = VREFX (R12+R13)/R130当外部电源电压VDD是1. 8V并且内部电源电压VDL是1. 5V时，根据上面的等式 能够理解的是，基准电压VREF被设置为0. 75V并且电阻元件R12和R13的电阻值彼此相等 是足够的。可以考虑下述构造，没有布置电阻元件R12和R13并且内部电源电压VDL被直接 地连接至NMOS晶体管丽13的栅极。在这样的情况下，VREF = VDL0图3是示出传统的降压电路的操作的时间电压特性的图。在图3中，水平轴示出 时间并且垂直轴示出电压。当在外部电源电压VDD被提供之后基准电压VREF被设置为0. 75V时，电流流过 从电源电压VDD到电流控制部件110中的电阻元件Rl 1、NMOS晶体管丽11和PMOS晶体管 MPll的路径，并且被提供给匪OS晶体管丽11的电压VNG增加。结果，匪OS晶体管丽14被 导通从而差分电路部件21被激活，这增加来自于电源电压GND的内部电源电压VDL。这时，随着内部电源电压VDL中的增加分压VMON也增加。当内部电源电压VDL已 经增加到1. 5V时，分压VMON被设置为0. 75V，在该情况中基准电压VREF等于分压VM0N，从 而内部电源电压VDL被因此控制在1. 5V。引用列表:[专利文献 1] JP-A-Heisei 9-15377[专利文献 2] JP 2002-42467A
发明内容
传统的降压电路通过参考基准电压VREF控制内部电源电压，并且具有下述优点， 即使当外部电源电压VDD变化时，例如，即使当外部电源电压VDD变成1. 6V或者2. OV而外部电源电压VDD的标准状态是1. 8V时，内部电源电压VDL能够被保持在1. 5V，从而实现内 部电路203的稳定操作。在传统的降压电路中，通过电流控制部件110控制流过差分电路部件21的电流。 因此，取决于流过差分电路部件21的电流量响应特性变化，并且对内部电源电压VDL的稳 定性施加影响。此外，差分电路部件21的电流消耗量也因此变化。因此，优选的是，电流控 制部件110的特性没有变化。然而，由于传统的降压电路中的电流控制部件110包括PMOS晶体管MP 11，被串联 地连接在第一外部电源电压VDD和第二外部电源电压GND之间的电阻元件Rll和NMOS晶 体管丽11，外部电源电压VDD中的变化引起通过电流控制部件110控制的电流值变化的问题。图4示出传统的降压电路的电流控制部件110的电压电流特性的图。在图4中，水 平轴示出(与外部电源电压VDD相对应的)电压并且垂直轴示出电流。在这里，假定PMOS 晶体管MPll的栅极处于电压GND并且阻抗充分地低到可忽略的程度。如果电流控制部件110的电阻元件Rl 1的电阻值是IOK Ω，那么通过分别由直线示 出的 IR16V (VDD = 1.6V)、IR18V (VDD = 1. 8V)、以及 IR20V (VDD = 2. 0V)来表达电阻元件 Rll的电压电流特性。此外，如果水平轴示出NMOS晶体管丽11的漏极和栅极的电压，通过由曲线显示的 IMNll表达NMOS晶体管MNll的电流特性。在这样的情况下，通过使用电阻元件Rll的特性IR16、IR18、以及IR20和NMOS晶 体管丽11的特性MNll的交叉点来确定流过电流控制部件110的电流的实际值。在本示 例中，随着外部电源电压VDD在从1. 6V到2. OV的范围内变化电流控制部件110的电流值 从75 μ A到105 μ A变化，这不利地影响降压电路的稳定操作。考虑由于内部电源电压VDD中的变化导致的电流控制部件110中的变化，通过将 流过电流控制部件110的电流设置为较大的电流来在设计阶段采取对策以确保差分电路 部件21的响应性。然而，降压电路的电流消耗量增加。因此，本发明的主题是提供使用流过差分电路部件的电流能够被控制为恒定电流 值的降压电路的半导体器件。在本发明的方面中，降压电路包括内部电源部件，该内部电源部件被构造为基于 基准电压将从外部电源提供的外部电源电压减小到低于外部电源电压的内部电源电压。第 一电流控制部件被构造为当内部电源电压低于设定电压时控制流过内部电源部件的电流。 第二电流控制部件被构造为当内部电源电压超过设定电压时控制流过内部电源部件的电流。在本发明的另一方面中，半导体器件包括内部电路；和上述降压电路。在本发明的降压电路中，通过上面的构造，将流过差分电路部件21的电流控制到 恒定的电流值而没有受到外部电源电压VDD中的变化的任何影响。即，构造能够确保稳定 的操作。在本发明的降压电路中，上面的构造还不要求考虑外部电源电压VDD中的变化的 设计，与传统的降压电路不同，并且因此还不要求将降压电路的电流消耗量设置为较大，从 而有助于减小电流消耗量。
结合附图，根据某些实施例的以下描述，本发明的以上和其它方面、优点和特征将 更加明显，其中图1是示出传统的半导体器件的构造的框图；图2示出传统的降压电路的构造；图3是示出传统的降压电路的操作中的时间电压特性的图；图4是示出传统的降压电路的电流控制部件的电压电流特性的图；图5是示出根据本发明的第一实施例的降压电路的构造的电路图；图6A是示出根据本发明的第一实施例的降压电路的操作中的时间电压特性的 图；图6B是示出根据本发明的第一实施例的降压电路的操作的时间电流特性的图；图7是示出根据本发明的第二实施例的降压电路的构造的电路图；图8A示出根据本发明的第二实施例的降压电路的操作中的时间电压特性；以及图8B示出根据本发明的第二实施例的降压电路的操作中的时间电流特性。
具体实施例方式在下文中，将会参考附图详细地描述根据本发明的降压电路。[第一实施例]图5示出根据本发明的第一实施例的降压电路的构造。第一实施例中的降压电路 被应用于半导体器件(参见图1)。在这样的情况下，第一实施例中的降压电路对应于半导 体器件的降压电路202。根据本发明的第一实施例的降压电路包括第一电流控制部件10、第二电流控制部 件11、以及内部电源部件20。第一电流控制部件10包括第一 P沟道MOSFET (在下文中，将 要被称为“PM0S晶体管”)MPll、第一和第二 N沟道MOSFET (在下文中要被称为“NM0S晶体 管”)MNll和MN14、以及第一电阻元件R11。第二控制部件11包括第三和第四NMOS晶体管 MN16和MN15和第二电阻元件R14。内部电源部件20包括差分电路部件21和电压提供部件22。差分电路部件21包 括第二和第三PMOS晶体管MP12和MP13以及第五和第六NMOS晶体管MN12和MN13。电压 提供部件22包括第四PMOS晶体管MP14以及第三和第四电阻元件R12和R13。差分电路部件21和电压提供部件22的连接和组件与传统的降压电路中的差分电 路部件21和电压提供部件22中的相同。即，差分电路部件21包括PMOS晶体管MP12和 MP13以及NMOS晶体管MN12和MN13。PMOS晶体管MP12具有与第一外部电源电压VDD相连接的源极和与第一节点附相 连接的漏极。PMOS晶体管MP13具有与第一外部电源电压VDD相连接的源极、与PMOS晶体 管MP12的栅极相连接的栅极以及漏极。NMOS晶体管丽12具有与第一节点附相连接的漏 极、与第二节点N2相连接的源极、以及被提供有基准电压VREF以设置内部电源电压VDL的 栅极。NMOS晶体管丽13具有与PMOS晶体管MP13的漏极相连接的漏极、与第二节点N2相 连接的源极、以及与第四节点N4相连接的栅极。第一节点m被用作差分电路部件21的输出，并且输出电压VPG被从第一节点m输出。电压提供部件22包括PMOS晶体管MP14和电阻元件R12和R13。PMOS晶体管MP14 具有与第一外部电源电压VDD相连接的源极、与第三节点N3相连接的漏极、以及与第一节 点W相连接的栅极，并且被提供有来自于差分电路部件21的输出电压VPG。电阻元件R12 被连接在第三节点N3和第四节点N4之间。电阻元件R13被连接在第四节点N4和第二外 部电源电压(接地电压)GND之间。第三节点N3被用作电压提供部件22的输出，并且内部 电源电压VDL被从第三节点N3输出。当电压提供部件22不包括电阻元件Rl2和Rl3时，第三节点N3被连接至NMOS晶 体管丽13的栅极而不是第四节点N4。在第一电流控制部件10中，PMOS晶体管MPll具有与第一外部电源电压VDD相连 接的源极和与电压提供部件22的输出(第三节点N3)相连接的栅极，并且被提供有来自于 电压提供部件22的内部电源电压VDL。NMOS晶体管丽11具有与第二外部电源电压GND相 连接的源极。电阻元件Rll被连接在晶体管MPll的漏极与NMOS晶体管丽11的漏极之间。 NMOS晶体管MN14用作第一恒流源，并且具有与差分电路部件21的第二节点N2相连接的 漏极、与第二外部电源电压GND相连接的源极、以及与NMOS晶体管丽11的栅极和漏极相连 接的栅极。即，不同于传统的电流控制部件110，在第一电流控制部件10中，内部电源电压 VDL被提供给PMOS晶体管MPll的栅极。第二电流控制部件11被新添加到传统的降压电路并且具有内部电源电压VDL作 为它的电源电压。在第二电流控制部件11中，NMOS晶体管丽16具有与第二外部电源电压GND相连 接的源极。电阻元件R14被连接在电压提供部件22的输出(第三节点N3)与NMOS晶体管 丽16的漏极之间，并且被提供有来自于电压提供部件22的内部电源电压VDL。NMOS晶体 管丽15是第二恒流源，并且具有与差分电路部件21的第二节点N2相连接的漏极、与第二 外部电源电压GND相连接的源极、以及与NMOS晶体管丽16的栅极和漏极相连接的栅极。接下来，将会描述根据本发明的第一实施例的降压电路的操作。图6A示出根据本发明的第一实施例的降压电路的操作中的时间电压特性，并且 图6B示出在此操作中的时间电流特性。在图6A中，水平轴示出时间并且垂直轴示出电压。 在图6B中，水平轴示出时间并且垂直轴示出电流。在这里，通过MN14来表达第一电流控 制部件10的NMOS晶体管丽14的电流特性，并且通过MN15来表达第二电流控制部件11 的NMOS晶体管丽15的电流特性。当在提供外部电源电压VDD之后基准电压VREF被设置为0. 75V时，电流流过从外 部电源电压VDD到PMOS晶体管MPl 1、电阻元件Rl 1、以及匪OS晶体管丽11的路径，并且在 第一控制部件10中被提供给NMOS晶体管丽11的栅极的电压VNG增加。结果，NMOS晶体管 丽14被导通，以激活差分电路部件21，这增加从外部电源电压VDD通过PMOS晶体管MP14 的内部电源电压VDL。然后，当内部电源电压VDL已经增加为高于第二电路控制部件11的NMOS晶体管 丽16的阈值(例如，0. 4V)时，NMOS晶体管丽16转变为导电状态从而电流开始流过第二电 流控制部件11。这时，被提供给NMOS晶体管丽15的栅极的电压VNG2增加(时间Tl)。当内部电源电压VDL已经进一步增加时，第一电流控制部件10的PMOS晶体管MPll的栅极处的电压增加，并且PMOS晶体管MPll的阻抗增加，从而流过第一电流控制部件 10的电流开始降低(时间T2)。然后，当内部电源电压VDL增加并且已经超过设定电压(1.4V)而外部电源电压 VDD是1. 8V(PM0S晶体管MPll的阈值电压是_0. 4V并且设定电压是1. 4V)时，PMOS晶体管 MPll中的栅极和源极之间的电压差变得小于阈值电压，从而PMOS晶体管MPll被截止并且 第一电流控制部件10的NMOS晶体管丽14也被截止。因此，没有电流流过第一电流控制部 件10(时间T3)。另一方面，在第二电流控制部件11中，当随着内部电源电压VDL的增加电流增加， 并且内部电源电压VDL增加到1. 5V的控制电平时，因此所想要的恒流流动(时间T4)。如上所述，在根据本发明的第一实施例的降压电路中，内部电源部件20的差分电 路部件21基于基准电压VREF输出输出电压VPG，并且电压提供部件22根据输出电压VPG 将电压从外部电源电压VDD减小到内部电源电压VDL。当内部电源电压VDL等于或者小于 设定电压时第一电流控制部件10控制流过差分电路部件21的电流，并且当内部电源电压 VDL超过设定电压时停止流过差分电路部件21的电流的控制。另一方面，第二电流控制部 件11具有内部电源电压VDL作为它的电源，并且当内部电源电压VDL超过设定电压时控制 流过差分电路部件21的电流。因此，在根据本发明的第一实施例的降压电路中，流过差分电路部件21的电流被 控制为恒流而没有来自于外部电源电压VDD的变化的任何影响。即，构造能够确保稳定的 操作。此外，在根据本发明的第一实施例的降压电路中，没有要求考虑外部电源电压VDD 中的变化的设计，并且因此不需要将降压电路的电流消耗量设置为较大，从而有助于减小 电流消耗量。[第二实施例]图7是示出根据本发明的第二实施例的降压电路的构造的电路图。在第二实施例 中，将会省略与第一实施例的重复的描述。第一电流控制部件10进一步包括NMOS晶体管丽17。NMOS晶体管丽17具有与 NMOS晶体管丽11的漏极相连接的漏极、与第二外部电源电压GND相连接的源极、以及与第 二电流控制部件11的NMOS晶体管MN16的漏极相连接的栅极。在这里，NMOS晶体管MN17被提供在第一电流控制部件10中，但是如果应用相同 的连接关系，也可以被提供在第二电流控制部件11中。接下来，将会描述根据本发明的第二实施例的降压电路的操作。图8A图示示出根据本发明的第二实施例的降压电路的操作的时间电压特性。图 8B图示示出此操作的时间电流特性。在图8A中，水平轴示出时间并且垂直轴示出电压。在 图8B中，水平轴示出时间并且垂直轴示出电流。在这里，通过IMN14表达第一电流控制部件 10的NMOS晶体管丽14的电流特性，并且通过MN15来表达第二电流控制部件11的NMOS 晶体管丽15的电流特性。直到时间Tl的操作与第一实施例的相同。在时间Tl之后，电流开始流过第二电流控制部件11，并且第一电流控制部件10的 NMOS晶体管丽17被导通，这降低了被提供给NMOS晶体管丽11的栅极的电压VNG，从而在时间Tl流过第一电流控制部件10的电流开始降低。然后，当通过NMOS晶体管丽17已经将电压VNG降低到NMOS晶体管丽14的阈值(例如，0. 4V)时，NMOS晶体管MN14被截止，不再有助于流过差分电路部件21的电流的控 制(时间T3)。另一方面，在第二电流控制部件11中，当随着在内部电源电压VDL的增加电流增 力口，并且内部电源电压VDL已经增加到1. 5V的控制电平时，所想要的恒流流动(时间T4)。如上所述，在根据本发明的第二实施例的降压电路中，通过在第一电流控制部件 10或者第二电流控制部件11中提供NMOS晶体管丽17，响应于流过第二电流控制部件11 的电流降低第一电流控制部件10的电流值。因此，通过根据本发明的第二实施例的降压电路，在第一电流控制部件10和第二 电流控制部件11被同时地激活的期间的时段中的整个电流值，即，作为电流特性IMN14和 电流特性IMN15的交叉点的电流值不大于第一实施例，从而对差分电路部件21的电流控制 能够被从第一电流控制部件10平滑地转移到第二电流控制部件11。尽管结合若干实施例在上面已经描述了本发明，但是对本领域的技术人员来说显 然的是，仅为示出本发明而提供这些实施例，并且不应基于这些实施例在限制的意义上解 释权利要求。
权利要求
1.一种降压电路，包括内部电源部件，所述内部电源部件被构造为基于基准电压将从外部电源提供的外部电 源电压减小到低于所述外部电源电压的内部电源电压；第一电流控制部件，所述第一电流控制部件被构造为当所述内部电源电压低于设定电 压时控制流过所述内部电源部件的电流；以及第二电流控制部件，所述第二电流控制部件被构造为当所述内部电源电压超过设定电 压时控制流过所述内部电源部件的电流。
2.根据权利要求1所述的降压电路，其中所述内部电源部件包括差分电路部件，所述差分电路部件被构造为基于所述基准电压输出输出电压；以及 电压提供部件，所述电压提供部件被构造为基于所述输出电压从所述外部电源电压生 成所述内部电源电压，其中当所述内部电源电压低于所述设定电压时所述第一电流控制部件控制流过所述 差分电路部件的电流，并且当所述内部电源电压超过所述设定电压时停止流过所述差分电 路部件的电流的控制，并且其中所述第二电流控制部件使用所述内部电源电压作为电源电压，并且当所述内部电 源电压超过所述设定电压时控制流过所述差分电路部件的电流。
3.根据权利要求2所述的降压电路，其中所述第一电流控制部件包括第一 PMOS晶体管，所述第一 PMOS晶体管具有与第一外部电源相连接的源极和与所述 电压提供部件的输出相连接的栅极，所述第一外部电源被提供有第一外部电源电压作为所 述外部电源电压，所述电压提供部件的输出用于从所述电压提供部件提供所述内部电源电 压，第一NMOS晶体管，所述第一 NMOS晶体管具有与第二外部电源相连接的源极，所述第二 外部电源被提供有低于所述内部电源电压的第二外部电源电压；第一电阻元件，所述第一电阻元件被连接在所述第一 PMOS晶体管的漏极和所述第一 NMOS晶体管的漏极之间；以及作为第一恒流源的第二 NMOS晶体管，所述第二 NMOS晶体管具有与所述差分电路部件 相连接的漏极、与所述第二外部电源相连接的源极以及与所述第一 NMOS晶体管的栅极和 漏极相连接的栅极，其中所述第二电流控制部件包括第三NMOS晶体管，所述第三NMOS晶体管具有与所述第二外部电源相连接的源极； 第二电阻元件，所述第二电阻元件被连接在所述电压提供部件的输出和所述第三NMOS 晶体管的漏极之间，并且被提供有来自于所述电压提供部件的所述内部电源电压；以及作为第二恒流源的第四NMOS晶体管，所述第四NMOS晶体管具有与所述差分电路部件 相连接的漏极、与所述第二外部电源相连接的源极以及与所述第三NMOS晶体管的栅极和 漏极相连接的栅极。
4.根据权利要求3所述的降压电路，其中所述差分电路部件包括第二 PMOS晶体管，所述第二 PMOS晶体管具有与所述第一外部电源相连接的源极和与 第一节点相连接的漏极；第三PMOS晶体管，所述第三PMOS晶体管具有与所述第一外部电源相连接的源极和与所述第二 PMOS晶体管的栅极和漏极相连接的栅极； 第五NMOS晶体管，所述第五NMOS晶体管具有与所述第一节点相连接的漏极、与第二节 点相连接的源极以及被提供有所述基准电压的栅极；第六NMOS晶体管，所述第六NMOS晶体管具有与所述第三PMOS晶体管的漏极相连接的 漏极、与所述第二节点相连接的源极以及与第三节点相连接的栅极； 其中所述电压提供部件包括第四PMOS晶体管，所述第四PMOS晶体管具有与所述第一外部电源相连接的源极、与所 述第三节点相连接的漏极以及与所述第一节点相连接并且被提供有来自于所述差分电路 部件的所述输出电压的栅极，其中所述第一节点被用作所述差分电路部件的输出并且所述输出电压被从所述第一 节点输出，其中所述第二节点与所述第一电流控制部件的所述第二 NMOS晶体管的漏极和所述第 二电流控制部件的所述第四NMOS晶体管的漏极相连接， 其中所述第三节点被用作所述电压提供部件的输出并且所述内部电源电压被从所述第三节点输出。
5.根据权利要求4所述的降压电路，其中所述电压提供部件包括第三电阻元件，所述第三电阻元件被连接在所述第三节点和第四节点之间； 第四电阻元件，所述第四电阻元件被连接在所述第四节点和所述第二外部电源之间， 其中不是所述第三节点，而是所述第四节点与所述第六NMOS晶体管的栅极相连接。
6.根据权利要求3至5中的任何一项所述的降压电路，进一步包括第七NMOS晶体管，所述第七NMOS晶体管具有与所述第一电流控制部件的所述第一 NMOS晶体管的漏极相连接的漏极、与所述第二外部电源相连接的源极以及与所述第二电流 控制部件的所述第三NMOS晶体管的漏极相连接的栅极。
7.根据权利要求6所述的降压电路，其中为所述第一电流控制部件提供所述第七NMOS 晶体管。
8.根据权利要求6所述的降压电路，其中为所述第二电流控制部件提供所述第七NMOS 晶体管。
9.一种半导体器件，包括 内部电路；和降压电路，其中所述降压电路包括内部电源部件，所述内部电源部件被构造为基于基准电压将从外部电源提供的外部电 源电压减小到低于所述外部电源电压的内部电源电压；第一电流控制部件，所述第一电流控制部件被构造为当所述内部电源电压低于设定电 压时控制流过所述内部电源部件的电流；以及第二电流控制部件，所述第二电流控制部件被构造为当所述内部电源电压超过设定电 压时控制流过所述内部电源部件的电流。
10.根据权利要求9所述的半导体器件，进一步包括基准电压电路，所述基准电压电路被构造为基于所述外部电源电压将所述基准电压输出到所述降压 电路。
全文摘要
本发明涉及降压电路。降压电路包括内部电源部件，该内部电源部件被构造为基于基准电压将从外部电源提供的外部电源电压减小到低于外部电源电压的内部电源电压。第一电流控制部件被构造为当内部电源电压低于设定电压时控制流过内部电源部件的电流。第二电流控制部件被构造为当内部电源超过设定电压时控制流过内部电源部件的电流。
文档编号G05F1/10GK102004512SQ20101024328
公开日2011年4月6日 申请日期2010年7月30日 优先权日2009年8月28日
发明者神保敏且 申请人:瑞萨电子株式会社