专利名称：低压差线性稳压器电路的制作方法
技术领域：
本发明涉及集成电路领域，特别涉及一种低压差线性稳压器电路。
背景技术：
低压差线性稳压器(Low Dropout Regulator,LD0)具有结构简单、低噪声、低功耗以及小封装和较少外围应用器件等优点，在便携式电子产品中得到广泛的应用。低压差线性稳压器属于DC/DC变换器中的降压变压器，在负载一定的情况下，其输出电压在一定的范围内，因此，低压差线性稳压器电路系统能够保证电源的输出电压的稳定，有利于提高电源寿命。请参考图1，为现有的低压差线性稳压器电路的结构示意图。所述低压差线性稳压器10包括误差放大器11、电压调整管12、第二电阻13、第三电阻14 ;所述误差放大器11的反向输入端与电压参考信号Vref相连，所述误差放大器11的输出端与所述电压调整管12的栅极相连接，所述电压调整管12的源极接高电平Vdd，所述电压调整管12的漏极与第二电阻13的一端相连接，所述第二电阻13的另一端、第三电阻14的一端与误差放大器11的正向输入端相连接，所述第三电阻14的另一端接地；其中，所述电压参考信号Vref作为低压差线性稳压器的输入信号，所述电压调整管12的漏极与第二电阻R2相连接的一端作为低压差线性稳压器的输出端Vout。由于所述低压差线性稳压器的输出端的等效电阻会随着负载的变化而变化，使得输出端的电压会发生很大的变化，产生过冲(overshoot)或失冲(undershoot)。例如当与输出端相连的负载的负载电流突然变大时，低压差线性稳压器的输出端的电压会突然变小，产生失冲(undershoot)，且由于低压差线性稳压器响应需要有一定的时间，在电压调整管12未完全将输出端的电压恢复到原来的输出电压之前，所述输出端的电压会有一个负脉冲。当原来稳定的输出电压为3. 3V时，被所述负脉冲拉低后输出端的电压只有IV甚至更低，可能会使部分器件不能正常工作，会严重影响负载中电路的可靠性。因此，请参考图1，通常会在所述低压差线性稳压器10的输出端Vout加一个输出电容15，所述输出电容15具有一等效串联电阻16。利用所述输出电容15对突然增大的电流进行补偿，从而减小负脉冲。但由于受到工艺和制作成本的考虑，所述输出电容15的电容量通常较小，不能有效的对突然增大的电流进行补偿，仍会形成较大的负脉冲，被所述负脉冲拉低后输出端的电压仍会降至1. 5V甚至更低。更多关于低压差线性稳压器的信息，请参考申请公布号为CN102200791A的中国专利文献。
发明内容
本发明解决的问题是提供一种低压差线性稳压器电路，使得负载电流突然变大时，低压差线性稳压器的输出端产生的负脉冲较小。为解决上述问题，本发明技术方案提供了一种低压差线性稳压器电路，包括低压差线性稳压器和与所述低压差线性稳压器的输出端相连接的辅助电路；其中，所述辅助电路包括第一电阻、第一电容和上拉晶体管，所述第一电阻的一端与低压差线性稳压器的输出端相连接，所述第一电阻的另一端、第一电容的一端与上拉晶体管的栅极相连接，所述上拉晶体管的漏极与第一高电平相连接，所述上拉晶体管的源极与低压差线性稳压器的输出端相连接，所述第一电容的另一端与第二高电平相连接。可选的，所述上拉晶体管为NMOS晶体管。可选的，所述NMOS晶体管的栅极的宽长比大于等于100。可选的，所述NMOS晶体管的阈值电压大于0V，小于等于IV。可选的，所述第一电阻、第一电容形成的RC振荡电路的时间常数大于或等于低压差线性稳压器的响应时间。可选的，还包括与所述低压差线性稳压器的输出端相连接的输出电容。可选的，所述输出电容为陶瓷电容或钽电容。可选的，所述电压差线性稳压器包括误差放大器、电压调整管、第二电阻、第三电阻，所述第二电阻、第三电阻作为反馈网络；所述误差放大器的反向输入端与电压参考信号相连接，所述误差放大器的输出端与所述电压调整管的控制端相连接，所述电压调整管的第一端与第三高电平相连接，所述电压调整管的第二端与第二电阻的一端相连接，所述第二电阻的另一端、第三电阻的一端与误差放大器的正向输入端相连接，所述第三电阻的另一端接地；其中，所述电压参考信号作为低压差线性稳压器的输入信号，所述电压调整管的第二端作为低压差线性稳压器的输出端。可选的，所述电压调整管为NPN达林顿管、NPN管、PNP管、NMOS晶体管或PMOS晶体管。可选的，当所述电压调整管为PMOS晶体管时，所述误差放大器的输出端与所述PMOS晶体管的栅极相连接，所述PMOS晶体管的源极与第三高电平相连接，所述PMOS晶体管的漏极与第二电阻的一端相连接。可选的，还包括位于所述误差放大器的输出端与所述电压调整管的控制端之间的缓冲器。可选的，所述缓冲器为源极跟随器或CMOS缓冲器。可选的，所述误差放大器具有过温保护电路、过压保护电路、过流保护电路、欠压保护电路或反接保护电路其中的一种或几种。可选的，所述误差放大器的具体结构包括第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管的源极与电源电压相连接；第一 PMOS晶体管、第二 PMOS晶体管的栅极与第二 PMOS晶体管的漏极、第二 NMOS晶体管的漏极相连接，所述第三PMOS晶体管、第四PMOS晶体管的栅极与第三PMOS晶体管的漏极、第三NMOS晶体管的漏极相连接；所述第一 PMOS晶体管的漏极与第一 NMOS晶体管的漏极、栅极相连接，所述第四PMOS晶体管的漏极与第四NMOS晶体管的漏极相连接，且所述第一 NMOS晶体管和第四NMOS晶体管的栅极相连接；所述第二 NMOS晶体管的栅极作为误差放大器的反向输入端，与电压参考信号相连接；所述第三NMOS晶体管的栅极作为误差放大器的正向输入端，与所述第二电阻、第三电阻相连接；所述第一NMOS晶体管、第四NMOS晶体管的源极接地，所述第二匪OS晶体管、第三NMOS晶体管的源极与电流源的一端相连接，且所述电流源的另一端接地。
与现有技术相比，本发明具有以下优点本发明实施例在所述低压差线性稳压器的输出端连接有一个辅助电路，所述辅助电路包括第一电阻、第一电容和上拉晶体管，由于所述第一电阻、第一电容形成的RC振荡电路，使得当低压差线性稳压器的输出端的电压出现负脉冲而低压差线性稳压器没有来得及响应时，利用所述RC振荡电路使得上拉晶体管打开，利用所述上拉晶体管将低压差线性稳压器的输出端的电压拉升，使得输出端的电压下降幅度较小，最后利用低压差线性稳压器重新将输出端的电压恢复为原来的输出电压。由于所述输出端的电压下降幅度较小，不会使得负载的器件不能正常工作，不会影响负载中电路的可靠性。且在正常情况下，所述辅助电路不需要产生功耗，不会影响电源的正常工作。进一步的，所述第一电阻、第一电容形成的RC振荡电路的时间常数τ大于或等于低压差线性稳压器的响应时间，不管低压差线性稳压器的响应时间较长或较短，在一个时间常数τ内，所述上拉晶体管的栅极电压下降幅度不大，使得中间输出电压也不会下降很多。当所述低压差线性稳压器的响应时间小于或等于时间常数τ，在中间输出电压降得过低之前，所述低压差线性稳压器已将输出端的电压恢复到正常的输出电压，不会影响负载电路的正常工作。
图1为现有技术的低压差线性稳压器电路的结构示意图；图2至图5为本发明实施例的低压差线性稳压器电路的结构示意图；图6为本发明实施例和现有技术的低压差线性稳压器的输出端的电压的变化对比图。
具体实施例方式由于在负载电流突然变大时，现有技术的低压差线性稳压器电路的输出端会产生一个负脉冲，所述负脉冲会使部分器件不能正常工作，会严重影响负载中电路的可靠性。即使在低压差线性稳压器的输出端连接有一个输出电容，由于受到工艺和制作成本的考虑，所述输出电容的电容量通常较小，最终产生的负脉冲仍然较大。为此，本发明实施例提供了一种低压差线性稳压器电路，在所述低压差线性稳压器的输出端连接有一个辅助电路，所述辅助电路包括第一电阻、第一电容和上拉晶体管，由于所述第一电阻、第一电容形成的RC振荡电路，使得当低压差线性稳压器的输出端的电压出现负脉冲而低压差线性稳压器没有来得及响应时，利用所述RC振荡电路使得上拉晶体管打开，利用所述上拉晶体管将低压差线性稳压器的输出端的电压拉住，使得输出端的电压下降幅度较小，最后利用低压差线性稳压器重新将输出端的电压恢复为原来的输出电压。由于所述输出端的电压下降幅度较小，不会使得负载的器件不能正常工作，不会影响负载中电路的可靠性。且在正常情况下，所述辅助电路不需要产生功耗，不会影响电源的正常工作。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。 本发明实施例首先提供了 一种低压差线性稳压器电路，请参考图2，为本发明实施例的低压差线性稳压器电路的结构示意图，具体包括低压差线性稳压器110，所述低压差线性稳压器Iio的输出端连接有一个辅助电路130，所述辅助电路130包括第一电阻R1、第一电容Cl和上拉晶体管135,所述第一电阻Rl的一端与低压差线性稳压器110的输出端Vout相连接，所述第一电阻Rl的另一端、第一电容Cl的一端与上拉晶体管135的栅极相连接，所述上拉晶体管135的漏极与第一高电平Vddl相连接，所述上拉晶体管135的源极与低压差线性稳压器110的输出端Vout相连接，所述低压差线性稳压器110的输出端Vout与负载(未图示)相连接，所述第一电容Cl的另一端与第二高电平Vdd2相连接。在本实施例中，所述第一高电平Vddl和第二高电平Vdd2的电压相等，都为6V，正常情况下所述低压差线性稳压器110的输出电压为3. 3V。所述低压差线性稳压器的输出电压小于第一高电平Vddl和第二高电平Vdd2的电压。在其他实施例中，所述第一高电平Vddl和第二高电平Vdd2的电压也可以不相等，所述第一高电平Vddl和第二高电平Vdd2的电压的范围为2V 6V，使得形成负脉冲时，所述低压差线性稳压器110的输出端Vout的电压至少大于2V，避免低压差线性稳压器110的输出端Vout的电压过低影响负载的电路的稳定性。在本实施例中，所述上拉晶体管135为NMOS晶体管。在本实施例中，所述NMOS晶体管的栅极的宽长比大于等于100，较大的宽长比有利于加快第一高电平对输出端电压的上拉速度。且所述NMOS晶体管的阈值电压大于OV且小于等于IV，较小的阈值电压有利于提高上拉晶体管的响应时间，使得输出端Vout的电压刚开始降低，上拉晶体管就会开启，从而利用第一高电平对输出端Vout的电压进行上拉。在其他实施例中，所述NMOS晶体管的栅极的宽长比也可以小于100，所述NMOS晶体管的阈值电压也可以大于IV。在本实施例中，所述第一电阻R1、第一电容Cl形成的RC振荡电路的时间常数大于或等于低压差线性稳压器110的响应时间。所述低压差线性稳压器110的响应时间为低压差线性稳压器110的输出端的电压发生改变时，利用所述低压差线性稳压器110将输出端的电压恢复的时间。不同的低压差线性稳压器110的响应时间各不相同，当所述响应时间过长时，输出端的电压发生改变的持续时间较长，负脉冲导致的降压更大，更容易使得器件不能正常工作。为了将低压差线性稳压器110的响应时间变短，需要对低压差线性稳压器110的电路进行重新设计，增加许多器件，使得低压差线性稳压器110的电路更复杂，功耗更高。而利用本发明实施例的辅助电路，无论低压差线性稳压器110的响应时间较短或较长，都能有效的抑制负脉冲导致的输出电压下降，避免影响负载的电路的稳定性。请参考图3，为图2中的低压差线性稳压器110的电路结构示意图，所述低压差线性稳压器Iio包括误差放大器111、电压调整管112、第二电阻R2、第三电阻R3 ;所述误差放大器111的反向输入端与电压参考信号Vref相连，所述误差放大器111的输出端与所述电压调整管112的控制端相连接，所述电压调整管112的第一端与第三高电平Vdd3相连接，所述电压调整管112的第二端与第二电阻R2的一端相连接，所述第二电阻R2的另一端、第三电阻R3的一端与误差放大器111的正向输入端相连接，所述第三电阻R3的另一端接地；其中，所述电压参考信号Vref作为低压差线性稳压器110的输入信号，所述电压调整管112的第二端与第二电阻R2相连接的一端作为低压差线性稳压器的输出端Vout ;所述第二电阻R2、第三电阻R3构成反馈网络115，利用所述反馈网络将输出端Vout的电压的变化情况通过取样电压反馈到低压误差放大器111的正向输入端。在本实施例中，请参考图4，为图3中的所述误差放大器111的结构示意图，包括第一 PMOS晶体管MPl、第二 PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一 NMOS晶体管MNl、第二 NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4和电流源，所述第一 PMOS晶体管MPl、第二 PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4的源极与电源电压相连接；第一 PMOS晶体管MPl、第二 PMOS晶体管MP2的栅极与第二 PMOS晶体管MP2的漏极、第二 NMOS晶体管丽2的漏极相连接，所述第三PMOS晶体管MP3、第四PMOS晶体管MP4的栅极与第三PMOS晶体管MP3的漏极、第三NMOS晶体管丽3的漏极相连接；所述第一 PMOS晶体管MPl的漏极与第一 NMOS晶体管丽I的漏极、栅极相连接，所述第四PMOS晶体管MP4的漏极与第四NMOS晶体管MN4的漏极相连接，且所述第一NMOS晶体管MNl的栅极和第四NMOS晶体管MN4的栅极相连接；所述第二 NMOS晶体管MN2的栅极作为误差放大器的反向输入端，与电压参考信号相连接；所述第三NMOS晶体管MN3的栅极作为误差放大器的正向输入端，与所述反馈网络115相连接；所述第一 NMOS晶体管MNl的源极和第四NMOS晶体管MN4的源极接地，所述第二 NMOS晶体管MN2的源极和第三NMOS晶体管MN3的源极与电流源的一端相连接，且所述电流源的另一端接地。所述误差放大器111将所述反馈网络115提供的取样电压和电压参考信号的电压值进行比较，当两者出现偏差时，误差放大器111将所述偏差放大后，控制电压调整管112的压降。在本实施例中，当反馈网络115输入到正向输入端的取样电压值降低，电压参考信号Vref的电压值与正向输入端的取样电压值之间的差值增加，两者的差值经过误差放大器111放大后，误差放大器111输出端的驱动电流增加，使得施加在电压调整管112的控制端的电压增加，电压调整管112第一端和第二端之间的导通电阻减小，电压调整管112两端的压降降低，从而使得低压差线性稳压器110的输出端的电压升高，恢复到正常的输出电压。在其他实施例中，所述误差放大器还可以采用其他的电路结构。由于误差放大器为本领域常规的集成电路单元，具体的电路结构很多，在此不作赘述。在本实施例中，所述电压调整管112为PMOS晶体管，所述PMOS晶体管的栅极与误差放大器111的输出端相连接，所述PMOS晶体管的源极与第三高电平Vdd3相连接，所述PMOS晶体管的漏极与第二电阻R2的一端相连接。通过控制所述PMOS晶体管的栅极电压，来控制PMOS晶体管的源漏电阻，从而控制所述PMOS晶体管源漏两端的压降。在其他实施例中，所述电压调整管还可以为NPN达林顿管、NPN管、PNP管、NMOS晶体管。在本实施例中，所述第三高电平Vdd3的电压与第一高电平Vddl、第二高电平Vdd2的电压相同。在其他实施例中，所述第三高电平Vdd3的电压与第一高电平Vddl、第二高电平Vdd2的电压不同，且所述第三高电平Vdd3的电压大于正常情况下低压差线性稳压器110输出端Vout的输出电压。在其他实施例中，所述误差放大器的输出端和电压调整管的控制端之间还可以具有缓冲器，用于隔离误差放大器的输出端和电压调整管的栅极的较大的对地寄生电容，且使得所述栅极电容具有较快的摆率驱动，可以提高低压差线性稳压器的响应时间，从而减小过冲或失冲。在其中一个实施例中，所述缓冲器为源极跟随器、CMOS缓冲器或者其他合适的缓冲器。在其他实施例中，所述低压差线性稳压器还可以具有过温保护电路、过压保护电路、过流保护电路、欠压保护电路或反接保护电路其中的一种或几种。在其他实施例中，请参考图5，还可以在所述低压差线性稳压器110的输出端110连接有输出电容Cy所述输出电容Q具有一等效串联电阻resk，利用所述输出电容Q对突然增大的电流进行补偿，从而减小负脉冲。所述输出电容Q为陶瓷电容或钽电容。在未形成负脉冲时，所述低压差线性稳压器110的输出端的电压保持恒定，对应的，所述上拉晶体管135的栅极电压和源极电压保持恒定，在本实施例中，所述低压差线性稳压器110的输出电压为3. 3V，且所述电压参考信号Vref的电压值与反馈网络115输入到正向输入端的取样电压值相等。当负载导致负载电流突然增大时，施加在电压调整管112两端的电压突然增大，使得低压差线性稳压器的输出端Vout的电压突然降低，形成负脉冲。同时，所述上拉晶体管135的源极电压突然降低,但由于第一电阻器R1、第一电容Cl形成的RC振荡电路的作用，所述上拉晶体管135的栅极电压并不会立刻降低，因此，所述上拉晶体管135的栅源电压变大，使得上拉晶体管135的沟道区开启，利用第一高电平Vddl对所述低压差线性稳压器110的输出端的电压进行升压，使得所述低压差线性稳压器110的输出端的电压只会小幅降低。且当所述上拉晶体管135的栅源电压重新变小，小于上拉晶体管135的阈值电压时，所述上拉晶体管135的沟道区关闭，第一高电平Vddl不继续对所述低压差线性稳压器110的输出端的电压进行升压，使得最终低压差线性稳压器110的输出端的电压稳定在一个中间输出电压，所述中间输出电压远大于现有技术中负脉冲导致的输出端电压，直到后续利用低压差线性稳压器重新将低压差线性稳压器110的输出端的电压恢复到原来的输出电压。所述中间输出电压约等于第二高电平Vddl的电压减去上拉晶体管135的阈值电压。通过控制所述第二高电平Vddl的电压和上拉晶体管135的阈值电压，即可以控制所述中间输出电压，使得所述中间输出电压远远大于现有技术中因负脉冲导致的非常小的输出端电压，接近于原来的输出电压，保证电源和负载的稳定性和可靠性。且在正常情况下，所述辅助电路的上拉晶体管135不打开，不会产生额外的功耗，不会影响电源的正常使用。在本实施例中，所述第一电阻R1、第一电容C2形成的RC振荡电路的时间常数τ大于或等于低压差线性稳压器110的响应时间。不管低压差线性稳压器110的响应时间较长或较短，在一个时间常数τ内，所述上拉晶体管135的栅极电压下降幅度不大，使得中间输出电压也不会下降很多，当所述低压差线性稳压器的响应时间小于或等于时间常数τ，在中间输出电压降得过低之前，所述低压差线性稳压器已将输出端的电压恢复到正常的输出电压，通过调整第一电阻Rl的电阻值和第一电容C2的电容值，就能保证输出端的电压不会下降过低，不会对负载电路造成影响。且由于低压差线性稳压器110的响应时间通常为几十微秒至几百微秒，所述第一电容C2的电容值通常较小，数量级通常为纳法或皮法级别，而现有技术的输出电容的数量级通常为微法级别，因此所述辅助电路所占的芯片面积很小，成本较低。请参考图6，为本发明实施例和现有技术的低压差线性稳压器的输出端的电压的变化对比图，横坐标为时间，纵坐标为输出端的电压值。在Tl的时间点，所述低压差线性稳压器的输出端的电压由于负载的影响突然降低，在Τ2的时间点，利用所述低压差线性稳压器将输出端的电压值重新恢复为原来的输出电压，所述Tl和T2之间的时间为低压差线性稳压器的响应时间，且虚线表示现有技术中因负脉冲导致输出端的电压值的变化情况，实线表示本发明实施例的因负脉冲导致输出端的电压值的变化情况。由于上拉晶体管的开启会使得第一高电平Vddl对输出端的电压进行拉升，从而形成一个较稳定的中间输出电压，所述中间输出电压远远大于现有技术中因负脉冲导致的非常小的输出端的电压，保证电源和负载的稳定性和可靠性。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种低压差线性稳压器电路，其特征在于，包括 低压差线性稳压器和与所述低压差线性稳压器的输出端相连接的辅助电路； 其中，所述辅助电路包括第一电阻、第一电容和上拉晶体管，所述第一电阻的一端与低压差线性稳压器的输出端相连接，所述第一电阻的另一端、第一电容的一端与上拉晶体管的栅极相连接，所述上拉晶体管的漏极与第一高电平相连接，所述上拉晶体管的源极与低压差线性稳压器的输出端相连接，所述第一电容的另一端与第二高电平相连接。
2.如权利要求1所述的低压差线性稳压器电路，其特征在于，所述上拉晶体管为NMOS晶体管。
3.如权利要求2所述的低压差线性稳压器电路，其特征在于，所述NMOS晶体管的栅极的宽长比大于等于100。
4.如权利要求2所述的低压差线性稳压器电路，其特征在于，所述NMOS晶体管的阈值电压大于0V，且小于等于IV。
5.如权利要求1所述的低压差线性稳压器电路，其特征在于，所述第一电阻、第一电容形成的RC振荡电路的时间常数大于或等于所述低压差线性稳压器的响应时间。
6.如权利要求1所述的低压差线性稳压器电路，其特征在于，还包括与所述低压差线性稳压器的输出端相连接的输出电容。
7.如权利要求6所述的低压差线性稳压器电路，其特征在于，所述输出电容为陶瓷电容或钽电容。
8.如权利要求1所述的低压差线性稳压器电路，其特征在于，所述低压差线性稳压器包括误差放大器、电压调整管、第二电阻、第三电阻，所述第二电阻、第三电阻作为反馈网络；所述误差放大器的反向输入端与电压参考信号相连接，所述误差放大器的输出端与所述电压调整管的控制端相连接，所述电压调整管的第一端与第三高电平相连接，所述电压调整管的第二端与第二电阻的一端相连接，所述第二电阻的另一端、第三电阻的一端与误差放大器的正向输入端相连接，所述第三电阻的另一端接地；其中，所述电压参考信号作为低压差线性稳压器的输入信号，所述电压调整管的第二端作为低压差线性稳压器的输出端。
9.如权利要求8所述的低压差线性稳压器电路，其特征在于，所述电压调整管为NPN达林顿管、NPN管、PNP管、NMOS晶体管或PMOS晶体管。
10.如权利要求9所述的低压差线性稳压器电路，其特征在于，当所述电压调整管为PMOS晶体管时，所述误差放大器的输出端与所述PMOS晶体管的栅极相连接，所述PMOS晶体管的源极与第三高电平相连接，所述PMOS晶体管的漏极与第二电阻的一端相连接。
11.如权利要求8所述的低压差线性稳压器电路，其特征在于，还包括位于所述误差放大器的输出端与所述电压调整管的控制端之间的缓冲器。
12.如权利要求11所述的低压差线性稳压器电路，其特征在于，所述缓冲器为源极跟随器或CMOS缓冲器。
13.如权利要求8所述的低压差线性稳压器电路，其特征在于，所述误差放大器具有过温保护电路、过压保护电路、过流保护电路、欠压保护电路或反接保护电路其中的一种或几种。
14.如权利要求8所述的低压差线性稳压器电路，其特征在于，所述误差放大器的具体结构包括第一 PMOS晶体管MPl、第二 PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一 NMOS晶体管MNl、第二 NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4和电流源，所述第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管的源极与电源电压相连接；第一 PMOS晶体管、第二 PMOS晶体管的栅极与第二 PMOS晶体管的漏极、第二 NMOS晶体管的漏极相连接，所述第三PMOS晶体管、第四PMOS晶体管的栅极与第三PMOS晶体管的漏极、第三NMOS晶体管的漏极相连接；所述第一 PMOS晶体管的漏极与第一 NMOS晶体管的漏极、栅极相连接，所述第四PMOS晶体管的漏极与第四NMOS晶体管的漏极相连接，且所述第一 NMOS晶体管和第四NMOS晶体管的栅极相连接；所述第二NMOS晶体管的栅极作为误差放大器的反向输入端，与电压参考信号相连接；所述第三NMOS晶体管的栅极作为误差放大器的正向输入端，与所述第二电阻、第三电阻相连接；所述第一NMOS晶体管、第四NMOS晶体管的源极接地，所述第二 NMOS晶体管、第三NMOS晶体管的源极.与电流源的一端相连接，且所述电流源的另一端接地。
全文摘要
一种低压差线性稳压器电路，在所述低压差线性稳压器的输出端连接有一个辅助电路，所述辅助电路包括第一电阻、第一电容和上拉晶体管，由于所述第一电阻、第一电容形成的RC振荡电路，使得当低压差线性稳压器的输出端的电压出现负脉冲而低压差线性稳压器没有来得及响应时，利用RC振荡电路使得上拉晶体管打开，利用上拉晶体管将低压差线性稳压器的输出端的电压拉住，使得输出端的电压下降幅度较小，最后利用低压差线性稳压器重新将输出端的电压恢复为原来的输出电压。由于所述输出端的电压下降幅度较小，不会使得负载的器件不能正常工作，不会影响负载中电路的可靠性。且在正常情况下，所述辅助电路不需要产生功耗，不会影响电源的正常工作。
文档编号G05F1/56GK103019291SQ20121056419
公开日2013年4月3日 申请日期2012年12月21日 优先权日2012年12月21日
发明者徐光磊 申请人:上海宏力半导体制造有限公司