Plc输入采集与读取信息映像存储控制器的制作方法

专利名称：Plc输入采集与读取信息映像存储控制器的制作方法
技术领域：
本实用新型涉及一种PLC输入采集与读取信息映像存储控制器，尤其涉及一种基于FPGA并行操作电路硬连接的PLC输入采集与FPGA实现读取与存储输入信息控制器。
背景技术：
PLC的输入端口的控制主要采用输入端口与输入调理电路连接，输入调理电路的输出与映像存储器的输入端连接，映像存储器的数据输出端与PLC系统的数据总线连接，在PLC输入采集阶段的数据采集信号的作用下，将输入端口信息一次读入映像存储器中。在PLC用户程序执行过程中对映像存储器进行读操作，将需要处理的输入位信息所在的字节/字读入PLC处理器中，然后应用软件将该位信息取出来，或需要读入以四位信息为一组的信息或多组以四位信息为一组的信息，同样将需要处理的一组的信息或多组输入信息所在的字节/字读入PLC处理器中，然后应用软件将一组或多组信息取出来；对于高速输入指令的执行是直接将输入信息从输入调理电路输出端口以字节/字的形式读入PLC处理器中，然后应用软件将该位信息取出来；在应用ARM微处理器作为PLC控制核心的系统中，由于ARM没有专门的位处理指令，在PLC执行逻辑运算指令时，从映像存储器中获取包含该软元件信息的整16位或整32位输入信息，然后通过移位方式获得该输入软元件所需位信息参与逻辑运算；高速输入位信息指令的执行需要从输入调理电路输出端口以字节/字的形式读入PLC处理器的寄存器中，通过移位方式获得该输入软元件位信息，应用ARM微处理器作为PLC控制核心的系统，PLC其处理过程需要执行多条ARM指令，对PLC执行用户程序的速度产生影响，不利于提高PLC执行用户程序的速度。
发明内容本实用新型的目的在于提供一种能够实现并行操作的PLC输入与读取信息映像存储控制电路及其时序控制器；该控制器在内部时序脉冲控制下自主完成4位一组输入数据的组合，按照顺序存储在数据存储器中，PLC用户程序执行输入位信息、高速位信息和数据读取命令过程中，向控制器写入命令、输入元件X编号和X组值，将选中的位信息或数据发送到系统数据总线，能大大提高PLC执行指令序列的速度，以解决已有技术存在的上述问题。解决上述技术问题的技术方案是:一种PLC输入采集与读取信息映像存储控制器，包括PLC输入端口与映像存储模块、命令译码与操作地址信息模块、高速输入位信息控制模块、位信息读取控制模块、数据传输控制模块和数据组合存储模块；所述PLC输入端口与映像存储模块分别与命令译码与操作地址信息模块、高速输入位信息控制模块、位信息读取控制模块和数据传输控制模块连接；所述PLC输入端口与映像存储模块将PLC输入端口信息进行光隔离、电平转换、滤波，并在输入采集命令的作用下存储n位输入信息；所述命令译码与操作地址信息模块还分别与高速输入位信息控制模块、位信息读取控制模块、数据传输控制模块和数据组合存储模块连接；当系统地址总线的地址值是PLC输入采集与读取信息映像存储控制器的地址值，所述命令译码与操作地址信息模块在系统WR信号的作用下，存储命令字经译码输出命令信号，存储输入X元件的m位X编号和3位X组值并予以输出；所述高速输入位信息控制模块执行高速位信息读取命令，将PLC输入端口的某一位信息传输到系统数据总线的DO位，实现高速位信息采集；所述位信息读取控制模块执行位信息读取命令，按照m位X编号指定的X软元件信息从PLC输入端口与映像存储模块传输到系统数据总线的DO位；所述数据传输控制模块还与数据组合存储模块连接；所述数据传输控制模块在该模块内部产生的时序脉冲作用下，将PLC输入端口与映像存储模块存储的n位信息按照4位信息为一组，起始X编号和3位X组值所规范的方式控制传输到数据组合存储模块予以存储；所述数据组合存储模块存储的信息是按照4个位信息为一组，起始X编号和3位X组值所规范的方式排列，执行数据读取命令时，在系统RD信号的作用下，根据起始X编号和3位X组值组合成的s位地址读取该地址单元数据传输到系统数据总线，上述n、m和s的取值范围是:n为64或32，m为6或5，s为7或6 ;当n为64时，m=6，s=7 ;当n为32时，m=5，s=6。其进一步技术方案是:所述PLC输入端口与映像存储模块包括PLC输入端口、输入信号调理电路、FPGA输入端口和n入n位出映像存储器；PLC输入端口作为PLC外部输入开关或器件的连接端与PLC输入调理电路的输入端连接，PLC输入调理电路的输出端与FPGA输入端口的一端连接，将PLC输入端口信息进行滤波、光电隔离和电平转换；FPGA输入端口的另一端与高速输入位信息控制模块的输入端，n入n位出映像存储器的n位数据输入端连接；所述n入n位出映像存储器的n位数据输出端与位信息读取控制模块和数据传输控制模块连接；输入采集命令输入端与命令译码与操作地址信息模块连接；所述n入n位出映像存储器在输入采集命令信号的作用下，将PLC输入调理电路输出的信息通过FPGA输入端口存储在n入n位出映像存储器中；所述n入n位出映像存储器所存储的n位数据直接输出到n位数据输出端，上述n的取值范围是:n为64或32。其进一步技术方案是:所述命令译码与操作地址信息模块包括模块地址识别器、命令寄存器、操作特征译码器、非门I和与门I ;模块地址识别器的模块地址输入端与系统地址总线连接，如果系统地址总线的地址值是本模块的地址值，模块地址识别器输出的CS信号为“0”，否则为“I”;模块地址识别器的CS信号输出端与命令寄存器的使能端和非门I的输入端连接；命令寄存器的复位端和非门I的输出端连接；命令信息输入端与系统数据总线连接，接受系统发出的命令信息、m位X编号信息和3位X组值信息数据；写入信号输入端与系统WR信号连接；命令信息输出端与操作特征译码器的命令信息输入端连接；m位X编号输出端分别与高速输入位信息控制模块，位信息读取控制模块和数据组合存储模块连接；3位X组值输出端与数据组合存储模块连接；所述命令寄存器被使能时，在系统WR从“I”一 “0”信号的作用下，将系统数据总线的命令信息，m位X编号信息和3位X组值信息存储在命令寄存器；当非门I输出端为“O”，则复位命令寄存器，命令寄存器被复位时，命令信息输出端为“000”；操作特征译码器的命令信息输入端与命令寄存器的命令信息输出端连接，获得命令编码信息；操作特征译码器的5个命令输出端分别与PLC输入端口与映像存储模块、高速输入位信息控制模块、位信息读取控制模块、数据传输控制模块和数据组合存储模块连接，复位命令输出端和与门I的一个输入端连接；当命令寄存器被复位输出为“000”时，则操作特征译码器的5个命令输出端所有的信号为“I”;当命令寄存器输出为有效命令信息时，则操作特征译码器的5个命令输出端中有一个命令输出端为“0”，其它4个命令输出端为“I”；与门I的另一个输入端与系统复位信号输入端连接；与门I的输出端作为命令译码与操作地址信息模块的复位命令输出端与数据组合存储模块连接，上述m的取值范围是:m为6或5。其进一步技术方案是:所述高速输入位信息控制模块包括3-8译码器、三态门组、或门I和三态门I ;3_8译码器的高速位信息读取命令输入端与命令译码与操作地址信息模块的高速位信息读取命令输出端连接；X编号3个编码值输入端与命令译码与操作地址信息模块的m位X编号低3位输出端连接；8个译码值输出端与三态门组的8个控制端连接；三态门组的8个输入端与PLC输入端口与映像存储模块的FPGA输入端口的8个端口连接；位信息输出端与三态门I的输入端连接；或门I的一个输入端与命令译码与操作地址信息模块的高速位信息读取命令输出端连接，另一个输入端与系统的RD信号线连接；或门I的输出端与三态门I的控制端连接；三态门I的输出端与系统数据总线的DO位连接；所述高速输入位信息控制模块执行高速位信息读取命令，按照m位X编号低3位译码选通三态门组对应的一个三态门，在系统RD信号的作用下，将PLC输入端口与映像存储模块的FPGA输入端口对应端口的位信息通过三态门组的位信息输出端传输到系统数据总线的DO位，上述m的取值范围是:m为6或5。其进一步技术方案是:所述位信息读取控制模块包括n A 4位出控制模块、4 A I位出控制模块、或门II和三态门II ;n入4位出控制模块的n位数据输入端与PLC输入端口与映像存储模块的n入n位出映像存储器的n位数据输出端连接；4位数据输出端与4 A I位出控制模块的4位数据输入端连接；4位数据输出地址的输入端与命令译码与操作地址信息模块的m位X编号高u位输出端连接；4 A I位出控制模块的I位信息输出端与三态门II的输入端连接；I位信息输出地址的输入端与命令译码与操作地址信息模块的m位X编号低2位输出端连接；或门II的一个输入端与命令译码与操作地址信息模块的位信息读取命令输出端连接，另一个输入端与系统RD信号线端连接；输出端和三态门II的控制端连接；三态门II的输出端与系统数据总线的DO位连接；所述位信息读取控制模块执行位信息读取命令，n A 4位出控制模块输出m位X编号高u位所指定存储单元的4位数据，4 A I位出控制模块输出m位X编号低2位所指定存储位单元的位信息，在系统RD信号的作用下将m位X编号指定的位单元内容传输到系统数据总线的DO位，上述n、m和u的取值范围是:n为64或32，m为6或5，u为4或3 ;当n为 64 时，m=6, u=4 ;当 n 为 32 时，m=5, u=3。其进一步技术方案是:所述数据传输控制模块包括地址与时序控制模块、n A 4位出存储模块、4 A 32位出存储模块和脉冲分配器；所述地址与时序控制模块与n入4位出存储模块、4 A 32位出存储模块、脉冲分配器、命令译码与操作地址信息模块和数据组合存储模块连接；所述地址与时序控制模块在脉冲分配器产生的时序脉冲作用下完成n A 4位出存储模块的数据读出，4入32位出存储模块和数据组合存储模块数据写入和复位的控制操作；所述n入4位出存储模块还与PLC输入端口与映像存储模块的n入n位出映像存储器、4 A 32位出存储模块的4位数据输入端和脉冲分配器连接；所述n A 4位出存储模块存储n位信息，n位信息以4位信息为一组组成4位数据的输出存储单元，n取值为64,其4位一组数据存储单元地址从0000H— IlllH ；n取值为32，其4位一组数据存储单元地址从 000H— 11IH ；所述4 A 32位出存储模块还与脉冲分配器的脉冲③输出端和数据组合存储模块连接；所述4入32位出存储模块的4位一组数据存储单元地址从000H— 11IH ；所述脉冲分配器还与数据组合存储模块连接，脉冲分配器的时钟脉冲输入端与系统时钟连接，启动脉冲输入端与命令译码与操作地址信息模块的输入采集命令输出端连接，循环启动脉冲输入端与脉冲分配器的脉冲⑦输出端连接；所述脉冲分配器作为PLC输入采集与读取信息映像存储控制器的写入数据组合存储模块数据的内部时序控制，在输入采集命令信号的作用下启动工作，按照时序输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦；在脉冲⑦的作用下，循环输出脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，直到脉冲分配器被复位；所述地址与时序控制模块包括初值地址计数器、读出地址计数器、组号计数器、写入地址计数器、数据组合存储器地址计数器、与门I1、与门II1、与门IV、非门I1、非门II1、或门II1、或门IV、或门V和或门VI;初值地址计数器的复位信号输入端和与门IV的输出端连接，计数脉冲输入端和或门III的输出端连接，初值地址计数器的U位计数初值输出端与读出地址计数器的u位计数初值输入端连接；读出地址计数器的复位信号输入端和与门IV的输出端连接，预置脉冲输入端和或门IV的输出端连接，计数脉冲输入端与脉冲⑤输出端连接；读出地址计数器的4位数据的U位地址输出端与n入4位出存储模块的输入4位数据的u位地址输入端连接；组号计数器的复位信号输入端和与门II的输出端连接，计数脉冲输入端与脉冲②输出端连接，组号计数器的计数溢出输出端和非门的输入端连接，组号计数器的计数溢出值为08H ；写入地址计数器的复位输入端和与门III的输出端连接，计数脉冲输入端与脉冲⑤输出端连接，写入地址计数器的3位写入4位数据地址输出端与4 A 32位出存储模块的4位数据地址输入端连接；数据组合存储器地址计数器的复位输入端和与门IV的输出端连接，计数脉冲输入端与脉冲⑤输出端连接，计数溢出输出端和非门的输入端连接，数据组合存储器地址计数器的输入32位数据的s位地址输出端与数据组合存储模块的输入32位数据的s位地址输入端连接，数据组合存储器地址计数器的计数溢出值为wH ；与门II的二个输入端分别和与门IV及或门V的输出端连接；与门III的二个输入端分别和与门IV及或门IV的输出端连接；与门IV的二个输入端分别和命令译码与操作地址信息模块的输入采集命令输出端及或门VI的输出端连接，与门IV的输出端作为模块复位信号，当模块复位信号为“0”时，复位初值地址计数器、读出地址计数器、组号计数器、写入地址计数器和数据组合存储器地址计数器；非门II的输出端和或门III的一个输入端、或门IV的一个输入端及或门V的一个输入端连接；非门II的输出作为组号计数器的计数溢出信号；非门III的输出端和或门VI的一个输入端连接；或门III的另一个输入端与脉冲③输出端连接，或门III的输出端还与4入32位出存储模块的复位信号输入端连接；或门IV的另一个输入端与脉冲④输出端连接；或门V的另一个输入端与脉冲⑤输出端连接；或门VI的另一个输入端与脉冲⑥输出端连接，或门VI的输出端还与脉冲分配器的复位等待启动信号输入端连接，上述n、U、s和w的取值范围是:n为64或32, u为4或3,s 为 7 或 6, w 为 79 或 39 ;当 n 为 64 时，m=6, u=4, s=7, w=79 ;当 n 为 32 时，m=5, u=3, s=6,w=39o其进一步技术方案是:所述数据组合存储模块包括数据组合存储器、-1计数器和或门VD ;数据组合存储器输入32位数据的s位地址输入端与数据组合存储器地址计数器的输入32位数据的s位地址输出端连接，32位数据输入端与4入32位出存储模块的32位数据输出端连接，数据写入信号输入端与脉冲④输出端连接，32位输出数据地址的低3位地址输入端A2 Al AO与-1计数器的计数输出端连接，32位输出数据地址的高u位地址输入端和命令译码与操作地址信息模块的m位X编号高u位的输出端连接，n取值为64，u=4，其高4位地址输入端为A6 A5 A4 A3 ；n取值为32，u=3，其高3位地址输入端为A5 A4 A3 ;数据读出信号输入端和或门VD的输出端连接；数据组合存储器的32位数据输出端与系统数据总线连接，复位信号输入端与命令译码与操作地址信息模块的复位命令输出端连接；-1计数器的计数值输入端与命令译码与操作地址信息模块的3位X组值输出端连接，-1计数脉冲输入端与命令译码与操作地址信息模块的数据读取命令输出端连接；或门vn的二个输入端分别和命令译码与操作地址信息模块的数据读取命令输出端及系统RD信号连接,上述n、m、u和s的取值范围是:n为64或32, m为6或5, u为4或
3,s 为 7 或 6 ;当 n 为 64 时，m=6, u=4, s=7 ;当 n 为 32 时，m=5, u=3, s=6。其更进一步技术方案是:在命令译码与操作地址信息模块的输入采集信号的作用下，所述数据传输控制模块的初值地址计数器、读出地址计数器、组号计数器、写入地址计数器及数据组合存储器地址计数器被复位并启动脉冲分配器工作；当输出脉冲①时:n位入4位出存储模块的n位数据写入信号有效，将n入n位出映像存储器的n位数据写入n位入4位出存储模块中；[0053]当输出脉冲②时:n A 4位出存储模块的4位数据读出信号有效，按照读出地址计数器输出的输入4位数据的u位地址值将4位数据传输到4入32位出存储模块的4位数据输入端；组号计数器加I，即K值+1 ;当输出脉冲③时:4 A 32位出存储模块的4位数据写入信号有效，按照写入地址计数器输出的3位写入4位数据地址值将4位数据写入到4 A 32位出存储模块；如果组号计数器的计数值为08H发出溢出信号时，初值地址计数器加1，即进入下一组Y编号首地址，复位4入32位出存储模块，使得32位存储单元全部为“0” ；当输出脉冲④时:数据组合存储器的32位数据写入信号有效，按照数据组合存储器地址计数器输出s位的32位数据地址值将4 A 32位出存储模块输出的32位数据写入数据组合存储器；如果组号计数器的计数值为08H发出溢出信号时，向读出地址计数器发出预置脉冲，将初值地址计数器输出的计数初值预置到读出地址计数器，使得读出地址计数器输出u位地址的值为计数初值，复位写入地址计数器；当输出脉冲⑤时:写入地址计数器加1，读出地址计数器加I，数据组合存储器地址计数器加I ;如果组号计数器的计数值为08H发出溢出信号时，复位组号计数器；当输出脉冲⑥时:如果数据组合存储器地址计数器的计数值为wH发出溢出信号时，复位初值地址计数器，读出地址计数器，组号计数器，写入地址计数器，数据组合存储器地址计数器和脉冲分配器；当输出脉冲⑦时:循环启动脉冲分配器，脉冲分配器发出脉冲②信号，上述n、U、s和w的取值范围是:n 为 64 或32，u 为 4 或3，s 为 7 或6，w为 79 或 39 ;当 n 为 64 时，m=6，u=4，s=7, w=79 ；当 n 为 32 时，m=5, u=3, s=6, w=39。由于采用以上结构，本实用新型之PLC输入与读取输入信息映像存储控制具有以下有益效果:—.能自主完成对输入信息的组合、存储,不占用PLC系统的时间本实用新型中，控制器具有自主组织4位一组输入数据的功能，在输入采集信号的作用下启动脉冲分配器，数据传输控制模块在内部时序脉冲作用下，自主完成4位一组输入数据的所有数据的组合，并按照顺序存储在数据组合存储器中。二.操作速度快本实用新型中，无论是读取输入位信息，还是读取高速输入位信息，只需要在系统的WR信号的作用下将命令、输入元件X编号写入命令寄存器，在系统随后的RD信号的作用下将选中的位单元信息发送到系统数据总线的DO位JPPLC在执行需要读取输入软元件或读取高速输入软元件参与运算的指令时，系统的2个时钟即可读出输入软元件的位信息状态，而不是读出输入软元件位单元所在的字节或字单元的数据，然后按照位单元地址从字节或字单元读出该位信息状态，提高了操作速度。[0074]三.程序执行中读取数据快捷，提高了执行程序的速度本实用新型中，在PLC程序执行读取输入数据指令的过程中，控制器被系统地址选中，在系统WR信号的作用下将读出输入数据的指令命令写入命令寄存器，在系统随后的RD信号的作用下将选中的数据组合存储器的存储单元信息发送到系统数据总线上；避免了执行读出输入数据的指令的过程中，需要读出输入软元件的字节或字单元的数据，然后按照指令的要求从字节或字单元读出数据，减少PLC微处理器数据处理的操作，提高了 PLC程序执行的速度；四.系统性价比高本实用新型以FPGA的硬连接控制电路为核心，在控制器内部产生的时序脉冲作用下，具有自主组织4位一组输入数据的功能；PLC用户程序执行过程中，读取某一位输入位信息、某一位高速输入位信息、读取输入数据都只需要PLC系统的两个时钟周期，提高了PLC执行指令序列的速度，使得该小型可编程控制器的控制功能与性能增强，具备较高的性价比。
以下结合附图和实施例对本实用新型之PLC输入采集与读取信息映像存储控制器之技术特征作进一步的说明。

图1:本实用新型之PLC输入采集与读取信息映像存储控制器的系统结构框图；图2:本实用新型之PLC输入采集与读取信息映像存储控制器的PLC输入端口与映像存储模块的硬件连接图；图3:本实用新型之PLC输入采集与读取信息映像存储控制器的命令译码与操作地址信息模块，高速输入位信息控制模块，位信息读取控制模块的硬件连接图；图4:本实用新型之PLC输入采集与读取信息映像存储控制器的数据传输控制模块和数据组合存储模块的硬件连接图；图5:本实用新型之PLC输入采集与读取信息映像存储控制器的的脉冲分配器的脉冲输出波形图；图6:本实用新型实施例二 PLC输入采集与读取信息映像存储控制器的系统结构框图。图中:I 一PLC输入端口与映像存储模块，II一命令译码与操作地址信息模块，III一高速输入位信息控制模块，IV—位信息读取控制模块，V —数据传输控制模块，V A—地址与时序控制模块，V B-64 A 4位出存储模块，V C-4 A 32位出存储模块，V D脉冲分配器，VI—数据组合存储模块；I—PLC输入端口，2—输入信号调理电路，3—FPGA输入端口，4一64 A 64位出映像存储器，5—模块地址识别，6—命令寄存器，7—操作特征译码器，8—非门I，9一与门I，10-3-8译码器，11 一三态门组，12—或门I，13—三态门I，14一64 A 4位出控制模块，15—4 A I位出控制模块，16—或门II，17—三态门II，18—初值地址计数器，19—读出地址计数器，20—组号计数器，21—写入地址计数器，22—数据组合存储地址计数器，23一与门 II, 24一与门III，25一与门 IV，26一非门 II，27一非门 III，28一或门III，29一或门 IV，30—或门V，31—或门VI，32—数据组合存储器；33 — -1计数器，34—或门VII。图中:n为64或32，u为4或3，s为7或6，w为79或39 ;当n为64时，m=6，u=4，s=7, w=79 ;当 n 为 32 时，m=5, u=3, s=6, w=39。模块端口说明PLC输入端口与映像存储模块1:1 a:输入采集命令输入端；I b:n位数据输出端；I c:X0输出端口 ； I d:X1输出端口 ； I e:X2输出端口 ； I f:X3输出端口 ； I g:X4输出端口 ； I h:X5输出端口 ； I 1:X6输出端口 ； I j:X7输出端口 ；命令译码与操作地址信息模块I1:1I a:输入采集命令输出端，II b:高速位信息读取命令输出端，II c:位信息读取命令输出端，II d:数据读取命令输出端，II e:复位命令输出端，II f:X编号输出端，II g:X组值输出端，II h:数据总线输入端，II 1:系统复位信号输入端，II j:写入信号输入端，II k:模块地址输入端；高速输入位信息控制模块III JII a:高速位信息读取命令输入端，III b:X编号3个编码值输入端，IIIc:X0输入端口 ；IIId:Xl输入端口 ；IIIe:X2输入端口 JIIf:X3输入端口 ；
IIIg:X4输入端口 JII h:X5输入端口 JII i:X6输入端口 JII j -Xl输入端口 JII k:高速位信息输出端，III 1:系统RD信号输入端；位信息读取控制模块IV:IV a:位信息读取命令输入端，IV b:n位数据输入端，
IVc:X编号输入端，IV d:位信息输出端，IV e:系统RD信号输入端；
数据传输控制模块V:V a:n位数据输入端；V b:32位数据输出端；V c:s位地址输出端；V d:输入采集命令输入端；V e:系统时钟输入端；V f:脉冲④输出端；地址与时序控制模块V A:V Aa:u位地址输出端；V Ab:写入4位数据地址输出端；V Ac:s位地址输出端；V Ad:输入采集命令输入端；V Ae:4入32位出存储模块复位信号输出端；V Af:脉冲分配器复位信号输出端；V A②:脉冲②输入端；V A③:脉冲③输入端；V A④:脉冲④输入端；V A⑤:脉冲⑤输入端；V A⑥:脉冲⑥输入端；64 A 4位出存储模块V B: V Ba:n位数据输入端；V Bb:4位数据输出端；V Be:u位地址输入端；V Bd:脉冲②输入端；4入32位出存储模块V C: V Ca: 32位数据输出端；V Cb:4位数据输入端；V Ce:4位数据地址输入端；V Cd:复位信号输入端；V C③:脉冲③输入端；脉冲分配器V D=VDa:复位等待启动信号输入端；V Db:启动脉冲输入端；V Dc:时钟脉冲输入端；V Dd:循环启动脉冲输入端；V D①:脉冲①输出端；V D②:脉冲②输出端；V D③:脉冲③输出端；V D④:脉冲④输出端；V D⑤:脉冲⑤输出端；V D⑥:脉冲⑥输出端；V D⑦:脉冲⑦输出端；数据组合存储模块VI:VI a:32位数据输出端；VI b:系统RD信号输入端；VI c:复位信号输入端；VI d:高u位地址输入端；VI e:计数值输入端；VI f:-1计数脉冲输入端；
VIg:s位地址输入端；VI h:32位数据输入端；V!④:数据写入信号输入端；上述n、u和S的取值范围是:n为64或32,u为4或3, S为7或6 ;当n为64时，u=4, s=7 ;当 n 为 32 时，u=3, s=6。文中、图中缩略语说明:PLC — Programmable Logical Controller,可编程逻辑控制器,简称可编程控制器；[0104]FPGA — Field Programmable Gate Array,现场可编程门阵列；RD信号一 ReaD信号，读信号；CS信号一 Chip Select信号,片选信号；WR信号一WRite信号，写信号；DO位一 DataO,第0位位单元；
具体实施方式
一种PLC输入采集与读取信息映像存储控制器。如图1所示，该PLC输入采集与读取信息映像存储控制器包括PLC输入端口与映像存储模块1、命令译码与操作地址信息模块I1、高速输入位信息控制模块II1、位信息读取控制模块IV、数据传输控制模块V和数据组合存储模块VI ；所述PLC输入端口与映像存储模块I分别与命令译码与操作地址信息模块I1、高速输入位信息控制模块II1、位信息读取控制模块IV和数据传输控制模块V连接；所述PLC输入端口与映像存储模块I将PLC输入端口信息进行光隔离、电平转换、滤波，并在输入采集命令的作用下存储n位输入信息；所述命令译码与操作地址信息模块II还分别与高速输入位信息控制模块II1、位信息读取控制模块IV、数据传输控制模块V和数据组合存储模块VI连接；当系统地址总线的地址值是PLC输入采集与读取信息映像存储控制器的地址值，所述命令译码与操作地址信息模块II在系统WR信号的作用下，存储命令字经译码输出命令信号，存储输入X元件的m位X编号和3位X组值并予以输出；所述高速输入位信息控制模块III执行高速位信息读取命令，将PLC输入端口的某一位信息传输到系统数据总线的DO位，实现高速位信息采集；所述位信息读取控制模块IV执行位信息读取命令，按照m位X编号指定的X软元件信息从PLC输入端口与映像存储模块I传输到系统数据总线的DO位；所述数据传输控制模块V还与数据组合存储模块VI连接；所述数据传输控制模块V在该模块内部产生的时序脉冲作用下，将PLC输入端口与映像存储模块I存储的n位信息按照4位信息为一组，起始X编号和3位X组值所规范的方式控制传输到数据组合存储模块VI予以存储；所述数据组合存储模块(VI)存储的信息是按照4个位信息为一组，起始X编号和3位X组值所规范的方式排列(参见附表一《本实用新型实施例一之PLC输入采集与读取信息映像存储控制器的数据组合存储器的数据存储排列表》、附表二《本实用新型实施例二之PLC输入采集与读取信息映像存储控制器的数据组合存储器的数据存储排列表》)，执行数据读取命令时，在系统RD信号的作用下，根据起始X编号和3位X组值组合成的s位地址读取该地址单元数据传输到系统数据总线，上述n、m和s的取值范围是:n为64或32，m为6 或5,s 为 7或6;当n 为 64 时，m=6, s=7 ;当 n 为 32 时，m=5, s=6。如图2所示，所述PLC输入端口与映像存储模块I包括PLC输入端口 1、输入信号调理电路2、FPGA输入端口 3和n入n位出映像存储器4 ；PLC输入端口 I作为PLC外部输入开关或器件的连接端与PLC输入调理电路2的输入端连接，PLC输入调理电路2的输出端与FPGA输入端口 3的一端连接，将PLC输入端口 I信息进行滤波、光电隔离和电平转换；FPGA输入端口 3的另一端与高速输入位信息控制模块III的输入端，n入n位出映像存储器4的n位数据输入端连接；所述n入n位出映像存储器4的n位数据输出端与位信息读取控制模块IV和数据传输控制模块V连接；输入采集命令输入端与命令译码与操作地址信息模块II连接；所述n入n位出映像存储器4在输入采集命令信号的作用下，将PLC输入调理电路2输出的信息通过FPGA输入端口 3存储在n入n位出映像存储器4中；所述n入n位出映像存储器4所存储的n位数据直接输出到n位数据输出端，上述n的取值范围是:n为64或32。如图3所示，所述命令译码与操作地址信息模块II包括模块地址识别器5、命令寄存器6、操作特征译码器7、非门18和与门I 9 ;模块地址识别器5的模块地址输入端与系统地址总线连接，如果系统地址总线的地址值是本模块的地址值，模块地址识别器5输出的CS信号为“0”，否则为“ 1 ” ;模块地址识别器5的CS信号输出端与命令寄存器6的使能端和非门I 8的输入端连接；命令寄存器6的复位端和非门I 8的输出端连接；命令信息输入端与系统数据总线连接，接受系统发出的命令信息、m位X编号信息和3位X组值信息数据；写入信号输入端与系统WR信号连接；命令信息输出端与操作特征译码器7的命令信息输入端连接；!11位乂编号输出端分别与高速输入位信息控制模块III，位信息读取控制模块IV和数据组合存储模块VI连接；3位X组值输出端与数据组合存储模块VI连接；所述命令寄存器6被使能时，在系统WR从“I” 一“0”信号的作用下，将系统数据总线的命令信息，m位X编号信息和3位X组值信息存储在命令寄存器6 ;当非门I 8输出端为“0”，则复位命令寄存器6，命令寄存器6被复位时，命令信息输出端为“000” ；
操作特征译码器7的命令信息输入端与命令寄存器6的命令信息输出端连接，获得命令编码信息；操作特征译码器7的5个命令输出端分别与PLC输入端口与映像存储模块1、高速输入位信息控制模块II1、位信息读取控制模块IV、数据传输控制模块V和数据组合存储模块VI连接，复位命令输出端和与门I 9的一个输入端连接；当命令寄存器6被复位输出为“000”时，则操作特征译码器7的5个命令输出端所有的信号为“ I” ;当命令寄存器6输出为有效命令信息时，则操作特征译码器7的5个命令输出端中有一个命令输出端为“0”，其它4个命令输出端为“I”；与门I 9的另一个输入端与系统复位信号输入端连接；与门I 9的输出端作为命令译码与操作地址信息模块II的复位命令输出端与数据组合存储模块VI连接，图3中，m的取值范围是:m为6或5。所述高速输入位信息控制模块III包括3-8译码器10、三态门组11、或门I 12和三态门I 13 ;3-8译码器10的高速位信息读取命令输入端与命令译码与操作地址信息模块II的高速位信息读取命令输出端连接；X编号3个编码值输入端与命令译码与操作地址信息模块II的m位X编号低3位输出端连接；8个译码值输出端与三态门组11的8个控制端连接；三态门组11的8个输入端与PLC输入端口与映像存储模块I的FPGA输入端口 3的8个端口连接；位信息输出端与三态门I 13的输入端连接；或门I 12的一个输入端与命令译码与操作地址信息模块II的高速位信息读取命令输出端连接，另一个输入端与系统的RD信号线连接；或门I 12的输出端与三态门I 13的控制端连接；三态门I 13的输出端与系统数据总线的DO位连接；所述高速输入位信息控制模块III执行高速位信息读取命令，按照m位X编号低3位译码选通三态门组11对应的一个三态门，在系统RD信号的作用下，将PLC输入端口与映像存储模块I的FPGA输入端口 3对应端口的位信息通过三态门组11的位信息输出端传输到系统数据总线的DO位；参见图3，图中m的取值范围是:m为6或5。所述位信息读取控制模块IV包括n入4位出控制模块14、4 A I位出控制模块15、或门II 16和三态门II 17 ;n入4位出控制模块14的n位数据输入端与PLC输入端口与映像存储模块I的n入n位出映像存储器4的n位数据输出端连接；4位数据输出端与4 A I位出控制模块15的4位数据输入端连接；4位数据输出地址的输入端与命令译码与操作地址信息模块II的m位X编号高u位输出端连接；4 A I位出控制模块15的I位信息输出端与三态门II 17的输入端连接；1位信息输出地址的输入端与命令译码与操作地址信息模块II的m位X编号低2位输出端连接；或门II 16的一个输入端与命令译码与操作地址信息模块II的位信息读取命令输出端连接，另一个输入端与系统RD信号线端连接；输出端和三态门II 17的控制端连接；三态门II 17的输出端与系统数据总线的DO位连接；所述位信息读取控制模块IV执行位信息读取命令，n入4位出控制模块14输出m位X编号高u位所指定存储单元的4位数据，4入I位出控制模块15输出m位X编号低2位所指定存储位单元的位信息，在系统RD信号的作用下将m位X编号指定的位单元内容传输到系统数据总线的DO位，参见图3，上述n、m和u的取值范围是:n为64或32，m为6或5，u 为 4或3;当 n为 64 时，m=6, u=4 ;当 n 为 32 时，m=5, u=3。如图4所示，所述数据传输控制模块V包括地址与时序控制模块V A、n入4位出存储模块V B、4 A 32位出存储模块V C和脉冲分配器V D ；所述地址与时序控制模块V A与n入4位出存储模块V B、4入32位出存储模块
VC、脉冲分配器V D、命令译码与操作地址信息模块II和数据组合存储模块VI连接；所述地址与时序控制模块V A在脉冲分配器V D产生的时序脉冲作用下完成n入4位出存储模块V B的数据读出，4入32位出存储模块V C和数据组合存储模块VI数据写入和复位的控制操作；所述n入4位出存储模块V B还与PLC输入端口与映像存储模块I的n入n位出映像存储器4和脉冲分配器V D连接、4 A 32位出存储模块V C的4位数据输入端和脉冲分配器V D的脉冲②输出端连接；所述n A 4位出存储模块V B存储n位信息，n位信息以4位信息为一组组成4位数据的输出存储单元，当n取值为64，其4位一组数据存储单元地址从0000H — 111IH ;当n取值为32，其4位一组数据存储单元地址从000H — 11IH ;所述4 A 32位出存储模块V C还与脉冲分配器V D的脉冲③输出端和数据组合存储模块VI连接；所述4入32位出存储模块V C的4位一组数据存储单元地址从000H—IllH ；所述脉冲分配器V D还与数据组合存储模块VI连接，脉冲分配器V D的时钟脉冲输入端与系统时钟连接，启动脉冲输入端与命令译码与操作地址信息模块II的输入采集命令输出端连接，循环启动脉冲输入端与脉冲分配器V D的脉冲⑦输出端连接；所述脉冲分配器V D作为PLC输入采集与读取信息映像存储控制器的写入数据组合存储模块VI数据的内部时序控制，在输入采集命令信号的作用下启动工作，按照时序输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦；在脉冲⑦的作用下，循环输出脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，直到脉冲分配器V D被复位；所述地址与时序控制模块V A包括初值地址计数器18、读出地址计数器19、组号计数器20、写入地址计数器21、数据组合存储器地址计数器22、与门II 23、与门III 24、与门
IV25、非门II 26、非门III 27、或门III 28、或门IV 29、或门V 30和或门VI 31 ;初值地址计数器18的复位信号输入端和与门IV 25的输出端连接，计数脉冲输入端和或门III 28的输出端连接，初值地址计数器18的u位计数初值输出端与读出地址计数器19的u位计数初值输入端连接；读出地址计数器19的复位信号输入端和与门IV 25的输出端连接，预置脉冲输入端和或门IV 29的输出端连接，计数脉冲输入端与脉冲⑤输出端连接；读出地址计数器19的4位数据的u位地址输出端与n入4位出存储模块V B的输入4位数据的u位地址输入端连接；组号计数器20的复位信号输入端和与门II 23的输出端连接，计数脉冲输入端与脉冲②输出端连接，组号计数器20的计数溢出输出端和非门26的输入端连接，组号计数器20的计数溢出值为08H ；写入地址计数器21的复位输入端和与门III 24的输出端连接，计数脉冲输入端与脉冲⑤输出端连接，写入地址计数器21的3位写入4位数据地址输出端与4 A 32位出存储模块V C的4位数据地址输入端连接；数据组合存储器地址计数器22的复位输入端和与门IV 25的输出端连接，计数脉冲输入端与脉冲⑤输出端连接，计数溢出输出端和非门27的输入端连接，数据组合存储器地址计数器22的输入32位数据的s位地址输出端与数据组合存储模块VI的输入32位数据的s位地址输入端连接，数据组合存储器地址计数器22的计数溢出值为wH ；与门II 23的二个输入端分别和与门IV 25及或门V 30的输出端连接；与门III 24的二个输入端分别和与门IV 25及或门IV 29的输出端连接；与门IV 25的二个输入端分别和命令译码与操作地址信息模块II的输入采集命令输出端及或门VI 31的输出端连接，与门IV 25的输出端作为模块复位信号，当模块复位信号为“0”时，复位初值地址计数器18、读出地址计数器19、组号计数器20、写入地址计数器21和数据组合存储器地址计数器22 ；非门II 26的输出端和或门III 28的一个输入端、或门IV 29的一个输入端及或门
V30的一个输入端连接；非门II 26的输出作为组号计数器20的计数溢出信号；非门III 27的输出端和或门VI 31的一个输入端连接；或门III 28的另一个输入端与脉冲③输出端连接，或门III 28的输出端还与4 A 32位出存储模块V C的复位信号输入端连接；或门IV 29的另一个输入端与脉冲④输出端连接；或门V 30的另一个输入端与脉冲⑤输出端连接；或门VI 31的另一个输入端与脉冲⑥输出端连接，或门VI 31的输出端还与脉冲分配器V D的复位等待启动信号输入端连接，上述n、u、S和W的取值范围是:n为64或32，u为 4 或 3, s 为 7 或 6, w 为 79 或 39 ;当 n 为 64 时,m=6, u=4, s=7, w=79 ;当 n 为 32 时，m=5,u=3, s=6, w=39。所述数据组合存储模块VI包括数据组合存储器32、-1计数器33和或门VII 34 ;数据组合存储器32输入32位数据的s位地址输入端与数据组合存储器地址计数器22的输A 32位数据的s位地址输出端连接，32位数据输入端与4入32位出存储模块V C的32位数据输出端连接，数据写入信号输入端与脉冲④输出端连接，32位输出数据地址的低3位地址输入端A2 Al AO与-1计数器33的计数输出端连接，32位输出数据地址的高u位地址输入端和命令译码与操作地址信息模块II的m位X编号高u位的输出端连接，n取值为64，u=4，其高4位地址输入端为A6 A5 A4 A3 ；n取值为32，u=3，其高3位地址输入端为A5 A4A3 ;数据读出信号输入端和或门VII 34的输出端连接；数据组合存储器32的32位数据输出端与系统数据总线连接，复位信号输入端与命令译码与操作地址信息模块II的复位命令输出端连接；-1计数器33的计数值输入端与命令译码与操作地址信息模块II的3位X组值输出端连接，-1计数脉冲输入端与命令译码与操作地址信息模块II的数据读取命令输出端连接;或门Vn 34的二个输入端分别和命令译码与操作地址信息模块II的数据读取命令输出端及系统RD信号连接，上述n、m、u和s的取值范围是:n为64或32，m为6或5，u为4或3, s 为 7或6;当n 为 64 时，m=6, u=4, s=7 ;当 n 为 32 时，m=5, u=3, s=6。(参见图 4)本实用新型PLC输入采集与读取信息映像存储控制器的工作过程如下:在命令译码与操作地址信息模块II的输入采集信号的作用下，所述数据传输控制模块V的初值地址计数器18、读出地址计数器19、组号计数器20、写入地址计数器21及数据组合存储器地址计数器22被复位并启动脉冲分配器V D工作；当输出脉冲①时:n位入4位出存储模块V B的n位数据写入信号有效，将n入n位出映像存储器4的n位数据写入n位入4位出存储模块V B中；当输出脉冲②时:n入4位出存储模块V B的4位数据读出信号有效，按照读出地址计数器19输出的输入4位数据的u位地址值将4位数据传输到4入32位出存储模块V C的4位数据输入端;组号计数器20加I，即K值+1 ;当输出脉冲③时:4 A 32位出存储模块V C的4位数据写入信号有效，按照写入地址计数器21输出的3位写入4位数据地址值将4位数据写入到4 A 32位出存储模块V C ；如果组号计数器20的计数值为08H发出溢出信号时，初值地址计数器18加1，即进入下一组Y编号首地址，复位4 A 32位出存储模块V C，使得32位存储单元全部为“0”；当输出脉冲④时:数据组合存储器32的32位数据写入信号有效，按照数据组合存储器地址计数器22输出s位的32位数据地址值将4入32位出存储模块V C输出的32位数据写入数据组合存储器32 ；如果组号计数器20的计数值为08H发出溢出信号时，向读出地址计数器19发出预置脉冲，将初值地址计数器18输出的计数初值预置到读出地址计数器19，使得读出地址计数器19输出u位地址的值为计数初值，复位写入地址计数器21 ；当输出脉冲⑤时:写入地址计数器21加1，读出地址计数器19加I，数据组合存储器地址计数器22加I ;如果组号计数器20的计数值为08H发出溢出信号时，复位组号计数器20 ；当输出脉冲⑥时:如果数据组合存储器地址计数器22的计数值为wH发出溢出信号时，复位初值地址计数器18，读出地址计数器19，组号计数器20，写入地址计数器21，数据组合存储器地址计数器22和脉冲分配器V D ；当输出脉冲⑦时:循环启动脉冲分配器V D，脉冲分配器V D发出脉冲②信号，上述n、U、s和w的取值范围是:n为64或32，u为4或3，s为7或6，w为79或39 ;当n为64时，m=6，u=4，s=7, w=79 ;当 n 为 32 时，m=5, u=3, s=6, w=39。根据需要，本实用新型可以有以下两种实施方式。实施例一:一种64位PLC输入采集与读取信息映像存储控制器本64位PLC输入采集与读取信息映像存储控制器的PLC输入端口与映像存储模块I的PLC输入端口 I为XOO X63，所述PLC输入调理电路2、FPGA输入端口 3、n入n位出映像存储器4为64位；所述位信息读取控制模块IV的n入4位出控制模块14为64入4位出控制模块；所述数据传输控制模块V的n A 4位出存储模块V B为64入4位出存储模块V B，所述数据组合存储模块VI的数据组合存储器32的数据存储排列参见附表一，输出数据地址为AO—A6，所述地址命令写入模块III的m位X编号输出端为6位X编号输出端，所述初值地址计数器18的u位计数初值为4位初值地址输出，所述读出地址计数器19的输入u位数据地址为4位计数初值；所述数据组合存储器地址计数器22的计数溢出值WH为79H发出溢出信号，s位地址值为7位地址(参见图1 图5、附表一，在图1 图5、附表一中，本实施例取 n=64, m=6, u=4, s=7, w=79)。实施例二:一种32位PLC输入采集与读取信息映像存储控制器本32位PLC输入采集与读取信息映像存储控制器的PLC输入端口与映像存储模块I的PLC输入端口 I为XOO X31，所述PLC输入调理电路2、FPGA输入端口 3、n入n位出映像存储器4为32位；所述位信息读取控制模块IV的n入4位出控制模块14为32入4位出控制模块；所述数据传输控制模块V的n A 4位出存储模块V B为32入4位出存储模块V B，所述数据组合存储模块VI的数据组合存储器32的数据存储排列参见附表二，输出数据地址为AO — A5，所述地址命令写入模块III的m位X编号输出端为5位X编号输出端，所述初值地址计数器18的u位计数初值为3位初值地址输出，所述读出地址计数器19的输入u位数据地址为3位计数初值；所述数据组合存储器地址计数器22的计数溢出值WH为39H发出溢出信号，s位地址值为6位地址(参见图1 图4，图5 图6、附表二，图1 图4,图6、附表二之中，本实施例取n=32, m=5, u=3, s=6, w=39。[0181]附表一《本实用新型实施例一之PLC输入采集与读取信息映像存储控制器的数据组合存
储器的数据存储排列表》
权利要求1.一种PLC输入采集与读取信息映像存储控制器，包括PLC输入端口与映像存储模块(I )、命令译码与操作地址信息模块(II)、高速输入位信息控制模块(III)、位信息读取控制模块(IV)、数据传输控制模块(V)和数据组合存储模块(VI)； 所述PLC输入端口与映像存储模块(I )分别与命令译码与操作地址信息模块(II)、高速输入位信息控制模块(III)、位信息读取控制模块(IV)和数据传输控制模块(V)连接；所述PLC输入端口与映像存储模块(I )将PLC输入端口信息进行光隔离、电平转换、滤波，并在输入采集命令的作用下存储n位输入信息； 所述命令译码与操作地址信息模块(II)还分别与高速输入位信息控制模块(III)、位信息读取控制模块(IV)、数据传输控制模块(V)和数据组合存储模块(VI)连接；当系统地址总线的地址值是PLC输入采集与读取信息映像存储控制器的地址值，所述命令译码与操作地址信息模块(II)在系统WR信号的作用下，存储命令字经译码输出命令信号，存储输入X元件的m位X编号和3位X组值并予以输出； 所述高速输入位信息控制模块(III)执行高速位信息读取命令，将PLC输入端口的某一位信息传输到系统数据总线的DO位，实现高速位信息采集； 所述位信息读取控制模块(IV)执行位信息读取命令，按照m位X编号指定的X软元件信息从PLC输入端口与映像存储模块(I )传输到系统数据总线的DO位； 所述数据传输控制模块(V )还与数据组合存储模块(VI)连接；所述数据传输控制模块(V)在该模块内部产生的时序脉冲作用下，将PLC输入端口与映像存储模块(I )存储的n位信息按照4位信息为一组，起始X编号和3位X组值所规范的方式控制传输到数据组合存储模块(VI)予以存储； 所述数据组合存储模块(VI)存储的信息是按照4个位信息为一组，起始X编号和3位X组值所规范的方式排列，执行数据读取命令时，在系统RD信号的作用下，根据起始X编号和3位X组值组合成的s位地 址读取该地址单元数据传输到系统数据总线，上述n、m和s的取值范围是:n为64或32，m为6或5，s为7或6;当n为64时，m=6，s=7 ;当n为32时，m=5，s=6。
2.如权利要求1所述的PLC输入采集与读取信息映像存储控制器，其特征在于:所述PLC输入端口与映像存储模块(I )包括PLC输入端口(I)、输入信号调理电路(2)、FPGA输入端口(3)和n入n位出映像存储器(4) ；PLC输入端口(I)作为PLC外部输入开关或器件的连接端与PLC输入调理电路(2)的输入端连接，PLC输入调理电路(2)的输出端与FPGA输入端口(3)的一端连接，将PLC输入端口(I)信息进行滤波、光电隔离和电平转换；FPGA输入端口(3)的另一端与高速输入位信息控制模块(III)的输入端，n A n位出映像存储器(4)的n位数据输入端连接；所述n入n位出映像存储器(4)的n位数据输出端与位信息读取控制模块(IV)和数据传输控制模块(V)连接；输入采集命令输入端与命令译码与操作地址信息模块(II)连接；所述n入n位出映像存储器(4)在输入采集命令信号的作用下，将PLC输入调理电路(2)输出的信息通过FPGA输入端口(3)存储在n入n位出映像存储器(4)中；所述n入n位出映像存储器(4)所存储的n位数据直接输出到n位数据输出端，上述n的取值范围是:n为64或32。
3.如权利要求1所述的PLC输入采集与读取信息映像存储控制器，其特征在于:所述命令译码与操作地址信息模块(II)包括模块地址识别器(5)、命令寄存器(6)、操作特征译码器(7)、非门I (8)和与门I (9);模块地址识别器(5)的模块地址输入端与系统地址总线连接，如果系统地址总线的地址值是本模块的地址值，模块地址识别器(5)输出的CS信号为“O”，否则为“I”;模块地址识别器(5)的CS信号输出端与命令寄存器(6)的使能端和非门I (8)的输入端连接； 命令寄存器(6)的复位端和非门I (8)的输出端连接；命令信息输入端与系统数据总线连接，接受系统发出的命令信息、m位X编号信息和3位X组值信息数据；写入信号输入端与系统WR信号连接；命令信息输出端与操作特征译码器(7)的命令信息输入端连接；!11位乂编号输出端分别与高速输入位信息控制模块(III)，位信息读取控制模块(IV)和数据组合存储模块(VI)连接；3位X组值输出端与数据组合存储模块(VI)连接；所述命令寄存器(6)被使能时，在系统WR从“I”一 “0”信号的作用下，将系统数据总线的命令信息，m位X编号信息和3位X组值信息存储在命令寄存器(6);当非门I (8)输出端为“0”，则复位命令寄存器(6)，命令寄存器(6)被复位时，命令信息输出端为“000” ； 操作特征译码器(7)的命令信息输入端与命令寄存器(6)的命令信息输出端连接，获得命令编码信息；操作特征译码器(7)的5个命令输出端分别与PLC输入端口与映像存储模块(I )、高速输入位信息控制模块(III)、位信息读取控制模块(IV)、数据传输控制模块(V)和数据组合存储模块(VI)连接，复位命令输出端和与门I (9)的一个输入端连接；当命令寄存器(6)被复位输出为“000”时，则操作特征译码器(7)的5个命令输出端所有的信号为“I” ；当命令寄存器(6)输出为有效命令信息时，则操作特征译码器(7)的5个命令输出端中有一个命令输出端为“0”，其它4个命令输出端为“I” ； 与门I (9)的另一个输入端与系统复位信号输入端连接；与门I (9)的输出端作为命令译码与操作地址信息模块(II)的复位命令输出端与数据组合存储模块(VI)连接，上述m的取值范围是:m为6或5。
4.如权利要求1所述 的PLC输入采集与读取信息映像存储控制器，其特征在于:所述高速输入位信息控制模块(III)包括3-8译码器(10)、三态门组(11)、或门I (12)和三态门I (13) ;3-8译码器(10)的高速位信息读取命令输入端与命令译码与操作地址信息模块(II )的高速位信息读取命令输出端连接；X编号3个编码值输入端与命令译码与操作地址信息模块(II)的m位X编号低3位输出端连接；8个译码值输出端与三态门组(11)的8个控制端连接； 三态门组(11)的8个输入端与PLC输入端口与映像存储模块(I )的FPGA输入端口(3)的8个端口连接；位信息输出端与三态门I (13)的输入端连接； 或门I (12)的一个输入端与命令译码与操作地址信息模块(II)的高速位信息读取命令输出端连接，另一个输入端与系统的RD信号线连接；或门I (12)的输出端与三态门I(13)的控制端连接； 三态门I (13)的输出端与系统数据总线的DO位连接； 所述高速输入位信息控制模块(III)执行高速位信息读取命令，按照m位X编号低3位译码选通三态门组(11)对应的一个三态门，在系统RD信号的作用下，将PLC输入端口与映像存储模块(I )的FPGA输入端口( 3 )对应端口的位信息通过三态门组(11)的位信息输出端传输到系统数据总线的DO位，上述m的取值范围是:m为6或5。
5.如权利要求1所述的PLC输入采集与读取信息映像存储控制器，其特征在于:所述位信息读取控制模块(IV)包括n入4位出控制模块(14)、4入I位出控制模块(15 )、或门II(16)和三态门II (17);n入4位出控制模块(14)的n位数据输入端与PLC输入端口与映像存储模块(I )的n入n位出映像存储器(4)的n位数据输出端连接；4位数据输出端与4A I位出控制模块(15)的4位数据输入端连接；4位数据输出地址的输入端与命令译码与操作地址信息模块(II )的m位X编号高u位输出端连接； 4 A I位出控制模块(15)的I位信息输出端与三态门II (17)的输入端连接；1位信息输出地址的输入端与命令译码与操作地址信息模块(II)的m位X编号低2位输出端连接； 或门II (16)的一个输入端与命令译码与操作地址信息模块(II)的位信息读取命令输出端连接，另一个输入端与系统RD信号线端连接；输出端和三态门II (17)的控制端连接； 三态门II (17)的输出端与系统数据总线的DO位连接；` 所述位信息读取控制模块(IV)执行位信息读取命令，n A 4位出控制模块(14)输出m位X编号高u位所指定存储单元的4位数据，4入I位出控制模块(15)输出m位X编号低2位所指定存储位单元的位信息，在系统RD信号的作用下将m位X编号指定的位单元内容传输到系统数据总线的DO位,上述n、m和u的取值范围是:n为64或32, m为6或5, u为4 或 3;当 n 为 64 时，m=6, u=4 ;当 n 为 32 时，m=5, u=3。
6.如权利要求1所述的一种PLC输入采集与读取信息映像存储控制器，其特征在于:所述数据传输控制模块(V)包括地址与时序控制模块(V A)、n A 4位出存储模块(V B)、`4 A 32位出存储模块(V C)和脉冲分配器(V D); 所述地址与时序控制模块(V A)与n入4位出存储模块(V B)、4入32位出存储模块(V C)、脉冲分配器(V D)、命令译码与操作地址信息模块(II)和数据组合存储模块(VI)连接；所述地址与时序控制模块(V A)在脉`冲分配器(V D)产生的时序脉冲作用下完成nA 4位出存储模块(V B)的数据读出，4入32位出存储模块(V C)和数据组合存储模块(VI)数据写入和复位的控制操作； 所述n入4位出存储模块(V B)还与PLC输入端口与映像存储模块(I )的n入n位出映像存储器(4)、4入32位出存储模块(V C)的4位数据输入端和脉冲分配器(V D)的脉冲②输出端连接；所述n入4位出存储模块(V B)存储n位信息，n位信息以4位信息为一组组成4位数据的输出存储单元，当n取值为64，其4位一组数据存储单元地址从0000H—IlllH ;当n取值为32，其4位一组数据存储单元地址从000H— 11IH ； 所述4 A 32位出存储模块(V C)还与脉冲分配器(V D)的脉冲③输出端和数据组合存储模块(VI)连接；所述4入32位出存储模块(V C)的4位一组数据存储单元地址从000H—IllH ； 所述脉冲分配器(V D)还与数据组合存储模块(VI)连接，脉冲分配器(V D)的时钟脉冲输入端与系统时钟连接，启动脉冲输入端与命令译码与操作地址信息模块(II)的输入采集命令输出端连接，循环启动脉冲输入端与脉冲分配器(V D)的脉冲⑦输出端连接；所述脉冲分配器(V D)作为PLC输入采集与读取信息映像存储控制器的写入数据组合存储模块(VI)数据的内部时序控制，在输入采集命令信号的作用下启动工作，按照时序输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦；在脉冲⑦的作用下，循环输出脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，直到脉冲分配器(V D)被复位；所述地址与时序控制模块(VA)包括初值地址计数器(18)、读出地址计数器(19)、组号计数器(20)、写入地址计数器(21)、数据组合存储器地址计数器(22)、与门II (23)、与门111(24)、与门IV(25)、非门 II (26)、非门 111(27)、或门 111(28)、或门IV(29)、或门 V (30)和或门VI(31);初值地址计数器(18)的复位信号输入端和与门IV(25)的输出端连接，计数脉冲输入端和或门III (28)的输出端连接，初值地址计数器(18)的u位计数初值输出端与读出地址计数器(19)的u位计数初值输入端连接； 读出地址计数器(19)的复位信号输入端和与门IV(25)的输出端连接，预置脉冲输入端和或门IV (29)的输出端连接，计数脉冲输入端与脉冲⑤输出端连接；读出地址计数器(19)的4位数据的u位地址输出端与n入4位出存储模块(V B)的输入4位数据的u位地址输入端连接； 组号计数器(20)的复位信号输入端和与门II (23)的输出端连接，计数脉冲输入端与脉冲②输出端连接，组号计数器(20)的计数溢出输出端和非门(26)的输入端连接，组号计数器(20)的计数溢出值为08H ； 写入地址计数器(21)的复位输入端和与门111(24)的输出端连接，计数脉冲输入端与脉冲⑤输出端连接，写入地址计数器(21)的3位写入4位数据地址输出端与4 A 32位出存储模块(V C)的4位数据地址输入端连接； 数据组合存储器地址计数器(22)的复位输入端和与门IV(25)的输出端连接，计数脉冲输入端与脉冲⑤输出端连接，计数溢出输出端和非门(27)的输入端连接，数据组合存储器地址计数器(22)的输入32位数据的s位地址输出端与数据组合存储模块(VI)的输入32位数据的s位地址输入端连接，数据组合存储器地址计数器(22)的计数溢出值为wH ； 与门II (23)的二个输入端分别和与门IV (25)及或门V (30)的输出端连接； 与门111(24)的二个输入 端分别和与门IV(25)及或门IV(29)的输出端连接； 与门IV (25)的二个输入端分别和命令译码与操作地址信息模块(II)的输入采集命令输出端及或门VI(31)的输出端连接，与门IV(25)的输出端作为模块复位信号，当模块复位信号为“0”时，复位初值地址计数器(18)、读出地址计数器(19)、组号计数器(20)、写入地址计数器(21)和数据组合存储器地址计数器(22)； 非门II (26)的输出端和或门111(28)的一个输入端、或门IV(29)的一个输入端及或门V(30)的一个输入端连接；非门II (26)的输出作为组号计数器(20)的计数溢出信号； 非门111(27)的输出端和或门VI(31)的一个输入端连接； 或门111(28)的另一个输入端与脉冲③输出端连接，或门111(28)的输出端还与4入32位出存储模块(V C)的复位信号输入端连接； 或门IV (29)的另一个输入端与脉冲④输出端连接； 或门V (30)的另一个输入端与脉冲⑤输出端连接； 或门VI(31)的另一个输入端与脉冲⑥输出端连接，或门VI(31)的输出端还与脉冲分配器(V D)的复位等待启动信号输入端连接，上述n、U、s和w的取值范围是:n为64或·32，u 为 4或 3，s 为 7 或6，w为 79 或39 ;当 n 为 64 时，m=6，u=4，s=7，w=79 ;当 n 为 32 时，m=5，u=3，s=6，w=39。
7.如权利要求1所述的PLC输入采集与读取信息映像存储控制器，其特征在于:所述数据组合存储模块(VI)包括数据组合存储器(32)、-1计数器(33)和或门VIK34);数据组合存储器(32 )输入32位数据的s位地址输入端与数据组合存储器地址计数器(22 )的输入32位数据的s位地址输出端连接，32位数据输入端与4入32位出存储模块(V C)的32位数据输出端连接，数据写入信号输入端与脉冲④输出端连接，32位输出数据地址的低3位地址输入端A2 Al AO与-1计数器(33)的计数输出端连接，32位输出数据地址的高u位地址输入端和命令译码与操作地址信息模块(II)的m位X编号高u位的输出端连接，n取值为.64，u=4，其高4位地址输入端为A6 A5 A4 A3 ；n取值为32，u=3，其高3位地址输入端为A5A4 A3 ;数据读出信号输入端和或门VIK34)的输出端连接；数据组合存储器(32)的32位数据输出端与系统数据总线连接，复位信号输入端与命令译码与操作地址信息模块(II )的复位命令输出端连接； -1计数器(33)的计数 值输入端与命令译码与操作地址信息模块(II)的3位X组值输出端连接，-1计数脉冲输入端与命令译码与操作地址信息模块(II)的数据读取命令输出端连接； 或门VIK34)的二个输入端分别和命令译码与操作地址信息模块(II)的数据读取命令输出端及系统RD信号连接，上述n、m、u和s的取值范围是:n为64或32，m为6或5，u为.4 或 3, s 为 7 或 6 ;当 n 为 64 时，m=6, u=4, s=7 ;当 n 为 32 时，m=5, u=3, s=6。
8.如权利要求6所述的PLC输入采集与读取信息映像存储控制器，其特征在于:在命令译码与操作地址信息模块(II)的输入采集信号的作用下，所述数据传输控制模块(V)的初值地址计数器(18)、读出地址计数器(19)、组号计数器(20)、写入地址计数器(21)及数据组合存储器地址计数器(22)被复位并启动脉冲分配器(V D)工作； 当输出脉冲①时: n位入4位出存储模块(V B)的n位数据写入信号有效，将n入n位出映像存储器(4)的n位数据写入n位入4位出存储模块(V B)中； 当输出脉冲②时: n入4位出存储模块(V B)的4位数据读出信号有效，按照读出地址计数器(19)输出的输入4位数据的u位地址值将4位数据传输到4入32位出存储模块(V C)的4位数据输入端； 组号计数器(20)加1，即K值+1 ; 当输出脉冲③时: 4入32位出存储模块(VC)的4位数据写入信号有效，按照写入地址计数器(21)输出的3位写入4位数据地址值将4位数据写入到4 A 32位出存储模块(V C); 如果组号计数器(20)的计数值为08H发出溢出信号时，初值地址计数器(18)加1，即进入下一组Y编号首地址，复位4 A 32位出存储模块(V C)，使得32位存储单元全部为“O，，； 当输出脉冲④时: 数据组合存储器(32)的32位数据写入信号有效，按照数据组合存储器地址计数器(22)输出s位的32位数据地址值将4入32位出存储模块(V C)输出的32位数据写入数据组合存储器(32); 如果组号计数器(20)的计数值为08H发出溢出信号时，向读出地址计数器(19)发出预置脉冲，将初值地址计数器(18)输出的计数初值预置到读出地址计数器(19)，使得读出地址计数器(19)输出u位地址的值为计数初值，复位写入地址计数器(21)； 当输出脉冲⑤时: 写入地址计数器(21)加I，读出地址计数器(19 )加I，数据组合存储器地址计数器(22 )加I ; 如果组号计数器(20)的计数值为08H发出溢出信号时，复位组号计数器(20)； 当输出脉冲⑥时: 如果数据组合存储器地址计数器(22)的计数值为wH发出溢出信号时，复位初值地址计数器(18)，读出地址计数器(19)，组号计数器(20)，写入地址计数器(21)，数据组合存储器地址计数器(22)和脉冲分配器(V D); 当输出脉冲⑦时: 循环启动脉冲分配器(V D)，脉冲分配器(V D)发出脉冲②信号，上述n、u、s和w的取值范围是:n为64或32，u为4或3，s为7或6，w为79或39 ;当n为64时，m=6，u=4，s=7, w=79 ;当 n 为 32 时，m=5, u=3, s=6, w=39。
专利摘要一种PLC输入采集与读取信息映像存储控制器，包括PLC输入端口与映像存储模块，命令译码与操作地址信息模块，高速输入位信息控制模块，位信息读取控制模块，数据传输控制模块，数据组合存储模块；该控制器应用FPGA设计硬连接控制电路，在输入采集命令的作用下启动脉冲分配器发出内部时序脉冲，数据传输控制模块在内部时序脉冲控制下自主完成4位一组输入数据的所有数据的组合，按照顺序存储在数据组合存储器中；PLC用户程序执行位输入位信息读取、高速位信息读取和数据读取命令过程中，1个WR信号写入命令和输入元件X编号和X组值；1个RD信号将选中的位信息或选中的数据发送到系统数据总线，提高了PLC执行指令序列的速度。
文档编号G05B19/05GK202948443SQ20122058613
公开日2013年5月22日 申请日期2012年11月8日 优先权日2012年11月8日
发明者蔡启仲, 李克俭, 陈文辉, 余玲, 张炜, 蒋玉新, 刘瑞琪 申请人:广西工学院