一种带隙基准电路及芯片的制作方法
【专利摘要】本发明属于集成电路【技术领域】，提供了一种带隙基准电路及芯片。本发明通过采用包括电流镜、动态匹配逻辑控制模块、误差放大器、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一PNP型三极管Q1以及第二PNP型三极管Q2的带隙基准电路，通过动态匹配逻辑控制模块对电流镜进行平均电流处理以减弱电流镜失配和工艺扩散对带隙基准电压的影响，并通过采用发射极面积相同的第一PNP型三极管Q1和第二PNP型三极管Q2以削弱三极管失配对带隙基准电压的影响，且在带隙基准电压输出前通过低通滤波器滤除动态匹配过程中所引入的纹波电压，从而达到输出高精度带隙基准电压的目的。
【专利说明】一种带隙基准电路及芯片
【技术领域】
[0001]本发明属于集成电路【技术领域】，尤其涉及一种带隙基准电路及芯片。
【背景技术】
[0002]在芯片中，基准电压是由带隙基准电路提供的，常见的带隙基准电路如图1所示，其中，PNP型三极管Q2的发射极的面积是PNP型三极管Q1的N倍，PM0S管P1、PM0S管P2及PM0S管P3的个数比为1:1:M，电阻R2上产生由正温度系数和负温度系数通过加权相加后所得到的带隙基准电压VBe，在不考虑运算放大器AMP失调、PMOS管P1、PM0S管P2与PM0S管P3完全匹配(即电流镜匹配)以及PNP型三极管Q1与PNP型三极管Q2及PNP型三极管Q3完全匹配的情况下，带隙基准电压VBe如下式所示:
[0003]
【权利要求】
1.一种带隙基准电路，包括对带隙基准电压中所夹杂的纹波进行滤除的低通滤波器，其特征在于，所述带隙基准电路还包括: 电流镜、动态匹配逻辑控制模块、误差放大器、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一 PNP型三极管Q1以及第二 PNP型三极管Q2 ； 所述电流镜的输入端接入电源电压，所述电流镜的多个输出端分别与所述动态匹配逻辑控制模块的多个输入端一一对应连接，所述电流镜的多个输出端的数量与所述动态匹配逻辑控制模块的多个输入端的数量相同，所述动态匹配逻辑控制模块的多个控制端接入时钟控制信号，所述电流镜的控制端连接所述误差放大器的输出端，所述第一 PNP型三极管Q1的发射极与所述动态匹配逻辑控制模块的第一输出端共接于所述误差放大器的反相输入端，所述第一电阻R1的第一端连接所述第一 PNP型三极管Q1的基极，所述第一电阻R1的第二端与所述第一 PNP型三极管Q1的集电极、所述第二电阻R2的第一端以及所述第二PNP型三极管Q2的集电极共接于地，所述第二电阻R2的第一端连接所述第三电阻R3的第一端，所述第三电阻R3的第二端与所述第二 PNP型三极管Q2的基极共接于所述动态匹配逻辑控制模块的第二输出端，所述第二 PNP型三极管Q2的发射极与所述误差放大器的同相输入端共接于所述第四电阻R4的第一端，所述第四电阻R4的第二端与所述动态匹配逻辑控制模块的第三输出端共接于所述低通滤波器的输入端；所述第一PNP型三极管Q1的发射极的面积等于所述第二 PNP型三极管Q2的发射极的面积。
2.如权利要求1所述的带隙基准电路，其特征在于，所述电流镜包括: 第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7以及第八PMOS管P8 ； 所述第一 PMOS管P1的源极与所述第二 PMOS管P2的源极、所述第三PMOS管P3的源极、所述第四PMOS管P4的源极、所述第五PMOS管P5的源极、所述第六PMOS管P6的源极、所述第七PMOS管P7的源极以及所述第八PMOS管P8的源极共接所形成的共接点作为所述电流镜的输入端，所述第一 PMOS管P1的栅极与所述第二 PMOS管P2的栅极、所述第三PMOS管P3的栅极、所述第四PMOS管P4的栅极、所述第五PMOS管P5的栅极、所述第六PMOS管P6的栅极、所述第七PMOS管P7的栅极以及所述第八PMOS管P8的栅极共接所形成的共接点作为所述电流镜的控制端，所述第一 PMOS管P1的漏极与所述第二 PMOS管P2的漏极、所述第三PMOS管P3的漏极、所述第四PMOS管P4的漏极、所述第五PMOS管P5的漏极、所述第六PMOS管P6的漏极、所述第七PMOS管P7的漏极以及所述第八PMOS管P8的漏极分别为所述电流镜的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端及第八输出端。
3.如权利要求2所述的带隙基准电路，其特征在于，所述动态匹配逻辑控制模块包括: 第九PMOS管P9、第十PMOS管P10、第i一 PMOS管P11、第十二 PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第二十PMOS管P20、第二一 PMOS管P21、第二十二 PMOS管P22、第二十三PMOS管P23、第二十四 PMOS管P24、第二十五PMOS管P25、第二十六PMOS管P26、第二十七PMOS管P27、第二十八PMOS管P28、第二十九PMOS管P29、第三十PMOS管P30、第三一 PMOS管P31以及第三十二 PMOS管P32 ； 所述第九PMOS管P9的源极、所述第十PMOS管P10的源极以及所述第i一 PMOS管P11的源极所形成的共接点为所述动态匹配逻辑控制模块的第一输入端，所述第十二 PMOS管P12的源极、所述第十三PMOS管P13的源极以及所述第十四PMOS管P14的源极所形成的共接点为所述动态匹配逻辑控制模块的第二输入端，所述第十五PMOS管P15的源极、所述第十六PMOS管P16的源极以及所述第十七PMOS管P17的源极所形成的共接点为所述动态匹配逻辑控制模块的第三输入端，所述第十八PMOS管P18的源极、所述第十九PMOS管P19的源极以及所述第二十PMOS管P20的源极所形成的共接点为所述动态匹配逻辑控制模块的第四输入端，所述第二十一 PMOS管P21的源极、所述第二十二 PMOS管P22的源极以及所述第二十三PMOS管P23的源极所形成的共接点为所述动态匹配逻辑控制模块的第五输入端，所述第二十四PMOS管P24的源极、所述第二十五PMOS管P25的源极以及所述第二十六PMOS管P26的源极所形成的共接点为所述动态匹配逻辑控制模块的第六输入端，所述第二十七PMOS管P27的源极、所述第二十八PMOS管P28的源极以及所述第二十九PMOS管P29的源极所形成的共接点为所述动态匹配逻辑控制模块的第七输入端，所述第三十PMOS管P30的源极、所述第三十一 PMOS管P31的源极以及所述第三十二 PMOS管P32的源极所形成的共接点为所述动态匹配逻辑控制模块的第八输入端，所述动态匹配逻辑控制模块的第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第六输入端、第七输入端及第八输入端分别连接所述电流镜的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端及第八输出端； 所述第九PMOS管P9的栅极、所述第十二 PMOS管P12的栅极、所述第十五PMOS管P15的栅极、所述第十八PMOS管P18的栅极、所述第二十一 PMOS管P21的栅极、所述第二十四PMOS管P24的栅极、所述第二十七PMOS管P27的栅极以及所述第三十PMOS管P30的栅极分别接入第一 A类时钟控制信号、第二 A类时钟控制信号、第三A类时钟控制信号、第四A类时钟控制信号、第五A类时钟控制信号、第六A类时钟控制信号、第七A类时钟控制信号以及第八A类时钟控制信号，所述第十三PMOS管P13的栅极、所述第十九PMOS管P19的栅极、所述第十六PMOS管P16的栅极、所述第二十二 PMOS管P22的栅极、所述第二十五PMOS管P25的栅极、所述第二十八PMOS管P28的栅极、所述第三十一 PMOS管P31的栅极以及所述第十PMOS管P10的栅极分别接入第一 B类时钟控制信号、第二 B类时钟控制信号、第三B类时钟控制信号、第四B类时钟控制信号、第五B类时钟控制信号、第六B类时钟控制信号、第七B类时钟控制信号以及第八B类时钟控制信号，所述第二十三PMOS管P23的栅极、所述第二十六PMOS管P26的栅极、所述第二十九PMOS管P29的栅极、所述第三十二 PMOS管P32的栅极、所述第十一 PMOS管P11的栅极、所述第十四PMOS管P14的栅极、所述第十七PMOS管P17的栅极以及所述第二十PMOS管P20的栅极分别接入第一 C类时钟控制信号、第二 C类时钟控制信号、第三C类时钟控制信号、第四C类时钟控制信号、第五C类时钟控制信号、第六C类时钟控制信号、第七C类时钟控制信号以及第八C类时钟控制信号，所述第九PMOS管P9的漏极、所述第十二 PMOS管P12的漏极、所述第十五PMOS管P15的漏极、所述第十八PMOS管P18的漏极、所述第二十一 PMOS管P21的漏极、所述第二十四PMOS管P24的漏极、所述第二十七PMOS管P27的漏极以及所述第三十PMOS管P30的漏极所形成的共接点作为所述动态匹配逻辑控制模块的第三输出端，所述第十PMOS管P10的漏极、所述第十三PMOS管P13的漏极、所述第十九PMOS管P19的漏极、所述第十六PMOS管P16的漏极、所述第二十二 PMOS管P22的漏极、所述第二十五PMOS管P25的漏极、所述第二十八PMOS管P28的漏极以及所述第三十一 PM0S管P31的漏极所形成的共接点作为所述动态匹配逻辑控制模块的第一输出端，所述第十一 PM0S管P11的漏极、所述第十四PM0S管P14的漏极、所述第十七PM0S管P17的漏极、所述第二十PM0S管P20的漏极、所述第二十三PM0S管P23的漏极、所述第二十六PM0S管P26的漏极、所述第二十九PM0S管P29的漏极以及所述第三十二 PM0S管P32的漏极所形成的共接点作为所述动态匹配逻辑控制模块的第二输出端。
4.如权利要求3所述的带隙基准电路，其特征在于，所述第四电阻R4为可调电阻。
5.一种芯片，其特征在于，所述芯片包括一帯隙基准电路，所述带隙基准电路包括对带隙基准电压中所夹杂的纹波进行滤除的低通滤波器； 所述带隙基准电路还包括: 电流镜、动态匹配逻辑控制模块、误差放大器、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一 PNP型三极管Q1以及第二 PNP型三极管Q2 ； 所述电流镜的输入端接入电源电压，所述电流镜的多个输出端分别与所述动态匹配逻辑控制模块的多个输入端一一对应连接，所述电流镜的多个输出端的数量与所述动态匹配逻辑控制模块的多个输入端的数量相同，所述动态匹配逻辑控制模块的多个控制端接入时钟控制信号，所述电流镜的控制端连接所述误差放大器的输出端，所述第一 PNP型三极管Q1的发射极与所述动态匹配逻辑控制模块的第一输出端共接于所述误差放大器的反相输入端，所述第一电阻R1的第一端连接所述第一 PNP型三极管Q1的基极，所述第一电阻R1的第二端与所述第一 PNP型三极管Q1的集电极、所述第二电阻R2的第一端以及所述第二PNP型三极管Q2的集电极共接于地，所述第二电阻R2的第一端连接所述第三电阻R3的第一端，所述第三电阻R3的第二端与所述第二 PNP型三极管Q2的基极共接于所述动态匹配逻辑控制模块的第二输出端，所述第二 PNP型三极管Q2的发射极与所述误差放大器的同相输入端共接于所述第四电阻R4的第一端，所述第四电阻R4的第二端与所述动态匹配逻辑控制模块的第三输出端共接于所述低通滤波器的输入端；所述第一PNP型三极管Q1的发射极的面积等于所述第二 PNP型三极管Q2的发射极的面积。
6.如权利要求5所述的芯片，其特征在于，所述电流镜包括: 第一 PM0S管P1、第二 PM0S管P2、第三PM0S管P3、第四PM0S管P4、第五PM0S管P5、第六PM0S管P6、第七PM0S管P7以及第八PM0S管P8； 所述第一 PM0S管P1的源极与所述第二 PM0S管P2的源极、所述第三PM0S管P3的源极、所述第四PM0S管P4的源极、所述第五PM0S管P5的源极、所述第六PM0S管P6的源极、所述第七PM0S管P7的源极以及所述第八PM0S管P8的源极共接所形成的共接点作为所述电流镜的输入端，所述第一 PM0S管P1的栅极与所述第二 PM0S管P2的栅极、所述第三PM0S管P3的栅极、所述第四PM0S管P4的栅极、所述第五PM0S管P5的栅极、所述第六PM0S管P6的栅极、所述第七PM0S管P7的栅极以及所述第八PM0S管P8的栅极共接所形成的共接点作为所述电流镜的控制端，所述第一 PM0S管P1的漏极与所述第二 PM0S管P2的漏极、所述第三PM0S管P3的漏极、所述第四PM0S管P4的漏极、所述第五PM0S管P5的漏极、所述第六PM0S管P6的漏极、所述第七PM0S管P7的漏极以及所述第八PM0S管P8的漏极分别为所述电流镜的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端及第八输出端。
7.如权利要求6所述的芯片，其特征在于，所述动态匹配逻辑控制模块包括: 第九PMOS管P9、第十PMOS管P10、第十一 PMOS管P11、第十二 PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第二十PMOS管P20、第二十一 PMOS管P21、第二十二 PMOS管P22、第二十三PMOS管P23、第二十四PMOS管P24、第二十五PMOS管P25、第二十六PMOS管P26、第二十七PMOS管P27、第二十八PMOS管P28、第二十九PMOS管P29、第三十PMOS管P30、第三十一 PMOS管P31以及第三十二 PMOS管P32 ； 所述第九PMOS管P9的源极、所述第十PMOS管P10的源极以及所述第十一 PMOS管P11的源极所形成的共接点为所述动态匹配逻辑控制模块的第一输入端，所述第十二 PMOS管P12的源极、所述第十三PMOS管P13的源极以及所述第十四PMOS管P14的源极所形成的共接点为所述动态匹配逻辑控制模块的第二输入端，所述第十五PMOS管P15的源极、所述第十六PMOS管P16的源极以及所述第十七PMOS管P17的源极所形成的共接点为所述动态匹配逻辑控制模块的第三输入端，所述第十八PMOS管P18的源极、所述第十九PMOS管P19的源极以及所述第二十PMOS管P20的源极所形成的共接点为所述动态匹配逻辑控制模块的第四输入端，所述第二十一 PMOS管P21的源极、所述第二十二 PMOS管P22的源极以及所述第二十三PMOS管P23的源极所形成的共接点为所述动态匹配逻辑控制模块的第五输入端，所述第二十四PMOS管P24的源极、所述第二十五PMOS管P25的源极以及所述第二十六PMOS管P26的源极所形成的共接点为所述动态匹配逻辑控制模块的第六输入端，所述第二十七PMOS管P27的源极、所述第二十八PMOS管P28的源极以及所述第二十九PMOS管P29的源极所形成的共接点为所述动态匹配逻辑控制模块的第七输入端，所述第三十PMOS管P30的源极、所述第三十一 PMOS管P31的源极以及所述第三十二 PMOS管P32的源极所形成的共接点为所述动态匹配逻辑控制模块的第八输入端，所述动态匹配逻辑控制模块的第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第六输入端、第七输入端及第八输入端分别连接所述电流镜的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端及第八输出端； 所述第九PMOS管P9的栅极、所述第十二 PMOS管P12的栅极、所述第十五PMOS管P15的栅极、所述第十八PMOS管P18的栅极、所述第二十一 PMOS管P21的栅极、所述第二十四PMOS管P24的栅极、所述第二十七PMOS管P27的栅极以及所述第三十PMOS管P30的栅极分别接入第一 A类时钟控制信号、第二 A类时钟控制信号、第三A类时钟控制信号、第四A类时钟控制信号、第五A类时钟控制信号、第六A类时钟控制信号、第七A类时钟控制信号以及第八A类时钟控制信号，所述第十三PMOS管P13的栅极、所述第十九PMOS管P19的栅极、所述第十六PMOS管P16的栅极、所述第二十二 PMOS管P22的栅极、所述第二十五PMOS管P25的栅极、所述第二十八PMOS管P28的栅极、所述第三十一 PMOS管P31的栅极以及所述第十PMOS管P10的栅极分别接入第一 B类时钟控制信号、第二 B类时钟控制信号、第三B类时钟控制信号、第四B类时钟控制信号、第五B类时钟控制信号、第六B类时钟控制信号、第七B类时钟控制信号以及第八B类时钟控制信号，所述第二十三PMOS管P23的栅极、所述第二十六PMOS管P26的栅极、所述第二十九PMOS管P29的栅极、所述第三十二 PMOS管P32的栅极、所述第十一 PMOS管P11的栅极、所述第十四PMOS管P14的栅极、所述第十七PMOS管P17的栅极以及所述第二十PMOS管P20的栅极分别接入第一 C类时钟控制信号、第二 C类时钟控制信号、第三C类时钟控制信号、第四C类时钟控制信号、第五C类时钟控制信号、第六C类时钟控制信号、第七C类时钟控制信号以及第八C类时钟控制信号，所述第九PMOS管P9的漏极、所述第十二 PMOS管P12的漏极、所述第十五PMOS管P15的漏极、所述第十八PMOS管P18的漏极、所述第二i一 PMOS管P21的漏极、所述第二十四PMOS管P24的漏极、所述第二十七PMOS管P27的漏极以及所述第三十PMOS管P30的漏极所形成的共接点作为所述动态匹配逻辑控制模块的第三输出端，所述第十PMOS管P10的漏极、所述第十三PMOS管P13的漏极、所述第十九PMOS管P19的漏极、所述第十六PMOS管P16的漏极、所述第二十二 PMOS管P22的漏极、所述第二十五PMOS管P25的漏极、所述第二十八PMOS管P28的漏极以及所述第三i一 PMOS管P31的漏极所形成的共接点作为所述动态匹配逻辑控制模块的第一输出端，所述第十一 PMOS管P11的漏极、所述第十四PMOS管P14的漏极、所述第十七PMOS管P17的漏极、所述第二十PMOS管P20的漏极、所述第二十三PMOS管P23的漏极、所述第二十六PMOS管P26的漏极、所述第二十九PMOS管P29的漏极以及所述第三十二 PMOS管P32的漏极所形成的共接点作为所述动态匹配逻辑控制模块的第二输出端。
8.如权利要求7所述的芯片，其特征在于，所述第四电阻R4为可调电阻。
【文档编号】G05F1/56GK103455074SQ201310382068
【公开日】2013年12月18日 申请日期:2013年8月28日 优先权日:2013年8月28日
【发明者】谭迁宁, 乔爱国, 刘宝生 申请人:深圳市芯海科技有限公司