一种超低功耗无电阻非带隙基准源的制作方法
【专利摘要】本发明涉及集成电路设计领域，具体涉及到一种超低功耗无电阻非带隙基准源。本发明非带隙基准源，包括电流源产生电路、阈值电压提取电路、正温电压产生电路与电压叠加电路；其中，电流源产生电路产生的偏置电压分别连接到阈值电压提取电路的一个输入端与正温电压产生电路与电压叠加电路的一个输入端；阈值电压提取电路的输出端连接至正温电压产生电路与电压叠加电路的另一输入端；正温电压产生电路与电压叠加电路的输出端输出基准电压。本发明的有益效果为，能够产生一个随温度和输入电压不变的基准输出电压。本发明尤其适用于非带隙基准源。
【专利说明】一种超低功耗无电阻非带隙基准源
【技术领域】
[0001]本发明属于集成电路设计领域，具体涉及到一种超低功耗无电阻非带隙基准源。
【背景技术】
[0002]基准源是模拟集成电路芯片中一个不可或缺的模块，在众多应用中扮演着重要的角色，用于产生不随电源电压和温度变化的电压基准，为其他电路模块提供一个参考电压，其特性在很大程度上影响着整个系统的性能。
[0003]传统基准源通常需要借助电阻实现，但是在标准数字CMOS工艺中往往没有电阻的模型或者模型并不可靠。此外，即使在数字工艺中存在电阻，由于硅化物往往被用来降低多晶硅和扩散层的方块阻值，使得基准源中的电阻需要很大的面积。这不仅增加了成本，而且恶化了衬底噪声耦合对基准源工作的干扰。另外，随着CMOS工艺的不断发展和便携式电子设备的广泛普及，低压与低功耗变得越来越重要，带隙基准源由于需要大的电流而造成功耗较大，且在设计过程中需要使用二极管或BJT管来产生PTAT (Proport1nal ToAbsolute Temperature)电压,然而该两种器件均需要大的芯片面积。
【发明内容】
[0004]本发明的目的，就是针对上述传统电路存在的问题，提出一种超低功耗无电阻非带隙基准源，基于阈值电压，并利用阈值电压与热电压以一定比例系数相叠加来得到零温基准，同时采用电压负反馈技术来提高电路的PSRR。
[0005]本发明的技术方案是，一种超低功耗无电阻非带隙基准源，其特征在于，包括电流源产生电路、阈值电压提取电路和正温电压产生电路与电压叠加电路；其中，电流源产生电路产生的偏置电压分别连接到阈值电压提取电路的一个输入端与正温电压产生电路与电压叠加电路的一个输入端；阈值电压提取电路的输出端连接至正温电压产生电路与电压叠加电路的另一输入端；正温电压产生电路与电压叠加电路的输出端输出基准电压；
[0006]所述电流源产生电路包括PMOS 管 MPS1、MPS2、MP1、MP2、MP3, NMOS 管 MNl、MN2、丽3、MN4、MNC1，NPN管Q1、Q2、Q3，以及电容CS1 ;其中，MPS2的源极接电源，其漏极通过电容CSl接地，其栅极与MPl的栅漏极、丽I的漏极、MP2的栅极和MP3的栅极连接作为电流源产生电路的输出端输出偏置电压；MPS1的源极接电源，其栅极接MPS2与CSl的连接点，其漏极接丽I的栅极；MP1的源极接电源；MN1的源极接Ql的集电极；Q1的基极与集电极互连，其发射极接地；MNC1的源极接地，其栅极接MPSl的漏极与MNl栅极的连接点，其漏极接地；MP2的源极接电源，其漏极接丽2的漏极；丽2的漏极与栅极互连，其栅极接丽3的栅极，其源极接MN4的漏极；MN4的栅极接丽2的栅极与丽3栅极的连接点，其源极接Q2的集电极；Q2的基极和集电极互连，其发射极接地；MP3的源极接电源，其漏极接MN3的漏极；MP3漏极与丽3漏极的连接点接丽I栅极与MNCl栅极的连接点；丽3的源极接Q3的集电极；Q3的基极与集电极互连，其发射极接地；
[0007]所述的阈值电压提取电路包括PMOS管MP4、MP5，NMOS管丽5、MN6、丽7 ;其中，MP4的源极与MP5的源极接电源，丽7管的源极接地；MP4的栅极与MP5的栅极接电流源产生电路的输出端；丽5的漏极与栅极互连，其栅极接MP4的漏极和MN6的栅极，其源极与MN6的漏极、MP5的漏极、丽7的栅极连接；MN6的源极与丽7的漏极连接作为阈值电压提取电路的输出端；
[0008]所述的正温电压产生电路与电压叠加电路包括PMOS管MP6、MP7、MP8、MP9，NMOS管MN8、MN9 ;其中，MP6的源极与MP7的源极接电源；MN8的源极、MN9的源极与MP8的漏极接地；MP6的栅极与MP7的栅极接电流源产生电路的输出端；MN8的漏极与栅极互连，其漏极接MP6的漏极，其栅极接MN9的栅极；MP7的漏极接MP8的源极与MP9的源极的连接点；MP8的栅极接阈值电压提取电路的输出端；MP9的漏极与栅极互连，其漏极接MN9的漏极相连作为正温电压产生电路与电压叠加电路的输出端输出基准电压。
[0009]本发明的有益效果为，本发明所述的超低功耗无电阻非带隙基准源，利用具有负温度系数的阈值电压Vth与具有正温度系数的热电压Vt以一定比例系数相叠加，从而产生一个随温度和输入电压不变的基准输出电压，同时采用电压负反馈技术来提高电路的PSRR。
【专利附图】
【附图说明】
[0010]图1为本发明提出的超低功耗无电阻非带隙基准源架构示意图；
[0011]图2为本发明的电流源产生电路示意图；
[0012]图3为本发明的阈值电压提取电路示意图；
[0013]图4为本发明的正温电压产生电路与电压叠加电路示意图。
【具体实施方式】
[0014]下面结合附图对本发明的【具体实施方式】进行描述
[0015]本发明的超低功耗无电阻非带隙基准源架构示意图如图1所示，包括电流源产生电路、阈值电压提取电路、正温(PTAT)电压产生电路与电压叠加电路。电流源产生电路产生的偏置电压Vb分别连接到阈值电压提取电路的一个输入端与正温电压产生电路与电压叠加电路的一个输入端；阈值电压提取电路的输出端Vthn连接至正温电压产生电路与电压叠加电路的另一输入端；PTAT电压产生电路与电压叠加电路的输出端输出基准电压VKEF。
[0016]上述电流源产生电路如图2所示，其由5个PMOS管:MPS1、MPS2、MP1、MP2、MP3，5个 NMOS 管:MN1、MN2、MN3、MN4、MNC1，3 个 NPN 管:Q1、Q2、Q3,以及电容 CSl 组成。具体连接关系为:MPS2、MPSl、MPl、MP2、MP3的源极接电源电压VDD ；CS1的负向端、Ql的发射极、MNCl的源极和漏极、Q2的发射极、Q3的发射极均接地电位VSS ；MP1的漏极与栅极短接，并与MPS2的栅极、MP2的栅极、MP3的栅端、以及丽I的漏极相连接作为该电路的输出电压Vb ；MPS2的漏极与MPSl的栅极、CSl的正向端相连；MPS1的漏极与丽I的栅极、MNCl的栅极、MP3的漏极相连；丽2的漏极与栅极短接，并与MP2的漏极、丽3的栅极、MN4的栅极相连，源极与MN4的漏极相连；Q1的集电极与基极短接，连至MNl的源极；Q2的集电极与基极短接，连至MN4的源极；Q3的集电极与基极短接，连至丽3的源极。
[0017]上述阈值电压提取电路如图3所示，其由2个PMOS管:MP4、MP5，3个NMOS管:丽5、MN6、丽7组成。具体连接关系为:MP4的源极与MP5的源极接至电源电压VDD，丽7管的源极接至地电位VSS ；MP4的栅极与MP5的栅极连接外部偏置电压信号Vb ;丽5的漏极与栅极短接，并与MP4的漏极、MN6的栅极连接，源极与MN6的漏极、MP5的漏极、丽7的栅极连接；MN6的源极与丽7的漏极连接作为该电路的输出电压VTHN。
[0018]上述PTAT电压产生电路和电压叠加电路如图4所示，其由4个PMOS管MP6、MP7、MP8、MP9，2个NMOS管MN8、MN9组成。具体连接关系为:MP6的源极与MP7的源极接至电源电压VDD，MN8的源极、MN9的源极与MP8的漏极接至地电位VSS ；MP6的栅极与MP7的栅极均与外部偏置电压Vb相连；MN8的漏极与栅极短接，并与MP6的漏极、MN9的栅极相连;MP7的漏极与MP8的源极、MP9的源极相连；MP8的栅极接至外部阈值电压信号Vthn ；MP9的漏极与栅极短接，并与MN9的漏极相连作为基准源的输出VKEF。
[0019]电流源产生电路中，PMOS管MPS1、MPS2和电容CSl构成启动电路。启动电路的工作原理为:芯片上电时，电容CSl的正端电压为0，从而使得MPSl导通，开始对MOS电容MNCl充电，丽I的栅端电压慢慢上升。当MNl的栅电压上升至等于NMOS管的阈值电压与三极管Ql的BE结电压之和(即Vejm = VTH NM0S+VBE Q1)时，丽I导通，同时MPl也导通。流过丽I和MPl的电流通过电流镜镜像出去，使得整个基准电路的电流偏置建立起来。此时，MPS2有电流流过并对CSl进行充电，直至其正端电压升高到使MPSl进入截止区，从而启动完成，启动电路关闭，不影响其他电路模块的正常工作并且也不消耗电流。
[0020]电流源产生电路利用工作在线性区的NMOS管MN4作为电阻，将具有不同发射极面积的同类型三极管的BE结电压之差(为PTAT电压)转换成电流，该电流具有正温度系数。该电路中，MN4和MNCl工作在线性区，其余MOS管均工作在饱和区。MP2、MP3、MN2、MN3、MN4、Q2和Q3构成电流源的核心电路，MPUNl和Ql是负反馈部分，用来稳定电流，提高电路的PSRR，MOS电容MNCl用于稳定反馈环路。分别写出线性区和饱和区电流公式如下:
【权利要求】
1.一种超低功耗无电阻非带隙基准源，其特征在于，包括电流源产生电路、阈值电压提取电路和正温电压产生电路与电压叠加电路；其中，电流源产生电路产生的偏置电压分别连接到阈值电压提取电路的一个输入端与正温电压产生电路与电压叠加电路的一个输入端；阈值电压提取电路的输出端连接至正温电压产生电路与电压叠加电路的另一输入端；正温电压产生电路与电压叠加电路的输出端输出基准电压； 所述电流源产生电路包括 PMOS 管 MPS1、MPS2、MP1、MP2、MP3, NMOS 管 MNl、MN2、MN3、MN4、MNC1，NPN管Q1、Q2、Q3，以及电容CSl ;其中，MPS2的源极接电源，其漏极通过电容CSl接地，其栅极与MPl的栅漏极、丽I的漏极、MP2的栅极和MP3的栅极连接作为电流源产生电路的输出端输出偏置电压；MPS1的源极接电源，其栅极接MPS2与CSl的连接点，其漏极接丽I的栅极；MP1的源极接电源；MN1的源极接Ql的集电极；Q1的基极与集电极互连，其发射极接地；MNC1的源极接地，其栅极接MPSl的漏极与丽I栅极的连接点，其漏极接地；MP2的源极接电源，其漏极接MN2的漏极;MN2的漏极与栅极互连，其栅极接MN3的栅极，其源极接MN4的漏极；MN4的栅极接丽2的栅极与丽3栅极的连接点，其源极接Q2的集电极；Q2的基极和集电极互连，其发射极接地；MP3的源极接电源，其漏极接丽3的漏极；MP3漏极与丽3漏极的连接点接丽I栅极与MNCl栅极的连接点；丽3的源极接Q3的集电极；Q3的基极与集电极互连，其发射极接地； 所述的阈值电压提取电路包括PMOS管MP4、MP5，NMOS管MN5、MN6、MN7 ;其中，MP4的源极与MP5的源极接电源，丽7管的源极接地；MP4的栅极与MP5的栅极接电流源产生电路的输出端；丽5的漏极与栅极互连，其栅极接MP4的漏极和MN6的栅极，其源极与MN6的漏极、MP5的漏极、丽7的栅极连接；MN6的源极与丽7的漏极连接作为阈值电压提取电路的输出端; 所述的正温电压产生电路与电压叠加电路包括PMOS管MP6、MP7、MP8、MP9，NMOS管MN8、MN9 ;其中，MP6的源极与MP7的源极接电源；MN8的源极、MN9的源极与MP8的漏极接地；MP6的栅极与MP7的栅极接电流源产生电路的输出端；MN8的漏极与栅极互连，其漏极接MP6的漏极，其栅极接MN9的栅极；MP7的漏极接MP8的源极与MP9的源极的连接点；MP8的栅极接阈值电压提取电路的输出端；MP9的漏极与栅极互连，其漏极接MN9的漏极相连作为正温电压产生电路与电压叠加电路的输出端输出基准电压。
【文档编号】G05F1/56GK104076856SQ201410341571
【公开日】2014年10月1日 申请日期:2014年7月17日 优先权日:2014年7月17日
【发明者】周泽坤, 王霞, 石跃, 吴刚, 王卓, 张波 申请人:电子科技大学