一种内嵌基准运算放大器的低压差线性稳压器的制造方法
【专利摘要】本发明属于集成电路【技术领域】，具体涉及到一种内嵌基准运算放大器的低压差线性稳压器。本发明的低压差线性稳压器，与传统的LDO相比，对传统的LDO结构进行了一定的修改。本发明将传统结构中的两个结构结合了起来，即将误差放大器与基准电压源这两个模块设计成一个内建基准运放模块。本发明减小了电路面积，同时表征功耗大小的静态电流也得到了明显的减小，在保持LDO高效率和低噪声的同时，减小了LDO的电路面积和功耗本发明尤其适用于低压差线性稳压器。
【专利说明】一种内嵌基准运算放大器的低压差线性稳压器
【技术领域】
[0001]本发明属于集成电路【技术领域】，具体涉及到一种内嵌基准运算放大器的低压差线性稳压器。
【背景技术】
[0002]低压差线性稳压器是电源管理芯片中的一类重要电路，主要为模拟电路和射频电路提供低噪声电源。传统的低压差线性稳压器结构相对稳定，一般包括以下四个模块:电压基准源、误差放大器、电阻分压网络以及调整管。这种LDO具有输出噪声小、电路结构简单和电压纹波小等优点，在商用LDO中得到了广泛的应用。
[0003]随着集成电路规模的发展，电子设备的体积、重量和功耗越来越小，这对电源电路的小型化和低功耗提出了越来越高的要求。更小的低压差线性稳压器芯片面积不仅适应了电子产品便携化的趋势并且降低了制造成本，功耗的降低在符合低碳生活的要求的同时切实降低了用户的产品使用成本。因此在电路设计时，对于LDO芯片面积和功耗的考虑也越来越重。但是如果采用传统的LDO结构，由于各个模块和内部的电路结构都相对稳定，LDO面积和功耗都不易减小。因此需要对传统的LDO模块结构进行一定的改进从而可以有效地减小芯片面积和功耗。
【发明内容】
[0004]本发明的目的，就是为了减小现有低压差线性稳压器的电路面积和功耗，提出了一种低压差线性稳压器。
[0005]本发明的技术方案:如图1所示，一种内嵌基准运算放大器的低压差线性稳压器，其特征在于，依次连接的包括启动电路、内建基准电路和输出级电路；其中，
[0006]所述启动电路由PMOS 管 MP2、MP9、MP1、MP11，NMOS 管 MN7、MN8、MN9、MNl O、MNl I，电阻R5、R6、R9，NPN型三极管QN8构成；其中，MP2的源极通过R9后接电源VIN，其栅极接MP9的栅极、MPlO的栅极和丽10的漏极，其漏极接丽7的栅极和QN8的集电极；MN7的漏极接电源VIN，其源极通过R6接QN8的基极；QN8的发射极接地VSS ；MP9的源极接电源VIN，其漏极接MN8的漏极；MN8的栅极接MN9的栅极、丽11的栅极和MPll的栅极，其源极通过R5后接地VSS ；MP10的源极接电源VIN，其漏极接MN9的漏极；MN9的源极接地VSS ；MP11的源极接电源，其漏极接丽10的栅极和丽11的漏极；丽11的源极接地VSS ;丽10的源极接地VSS ；
[0007]所述内建基准电路由PMOS 管 MP3、MP4、MP7、MP8，NMOS 管 MNl、MN2、MN3、MN5、MN6，PNP 型三极管 QP1、QP2、QP3、QP4、QP5，NPN 型三极管 QNl、QN2、QN3、QN4、QN6、QN7，二极管 D1、D2，电阻R1、R2，电容C2构成；其中，MP3的源极接电源VIN，其栅极接MP2的栅极，其漏极接QP5的发射极、QN3的基极和QN4的基极；QP5的集电极接丽5的漏极；MN5的栅极和漏极互连，其栅极接MN6的栅极，其源极接地VSS ；MN6的源极接地VSS，其漏极接MP8的漏极；MP8的栅极和漏极互连，其栅极接MP7的栅极，其源极接Dl的负极；D1的正极接电源VIN ；MP7的源极接QP4的集电极，其漏极接MN2的栅极和QN7的集电极；QP4的发射极接电源VIN，其基极接QP3的基极；丽2的漏极接电源VIN，其源极接丽7源极与R6的连接点；QN7的基极接QN6的基极，其发射极接地VSS ；Q3的发射极接电源VIN，其集电极与基极互连，其集电极接QN3的集电极；QN3的发射极接QNl的集电极；QN1的基极接QN2的基极，其发射极依次通过Rl和Cl后接地VSS ；QP1的发射极接电源VIN，其基极与集电极互连，其基极接QP2的基极，其集电极接QN4的集电极；QN4的发射极接QN2的集电极；QN2的发射极通过R2后接地VSS ；QP2的发射极接电源VIN，其集电极接丽I的漏极；丽1的栅极接丽3的栅极，其源极接QN6的集电极；QN6的发射极接地VSS ；MP4的源极接电源VIN，其栅极接MP3的栅极，其漏极接丽3的漏极；丽3的栅极与漏极互连，其源极接D2的正极；D2的负极接地VSS ；
[0008]所述输出级电路由PMOS管MP1、MP5、MP6，NPN型三极管QN5，PNP型三极管QP6，电阻1?3、1?4、1?7、1?8，电容(:1构成；其中，MP5的源极接电源VIN，其栅极接MP4的栅极，其漏极接QN5的发射极、QP6的发射极、MP6的漏极和MPl的栅极；QN5的集电极接电源VIN，其基极接QP6的基极；QP6的集电极接地VSS ；MP6的源极通过R7后接电源VIN，其栅极通过R8后接电源VIN ；MP1的源极接电源VIN，其漏极依次通过R3和R4后接地VSS ；R3和R4的连接点接QP5的基极；丽1源极与QN6集电极的连接点通过Cl后接MPl漏极与R3的连接点作为输出级电路的输出端。
[0009]本发明的有益效果为，本发明的低压差线性稳压器，与传统的LD0(主要模块即误差放大器、基准电压源、电阻反馈网络和调整管)相比，对传统的LDO结构进行了一定的修改。本发明将传统结构中的两个结构结合了起来，即将误差放大器与基准电压源这两个模块设计成一个内建基准运放模块。本发明减小了电路面积，同时表征功耗大小的静态电流也得到了明显的减小。本发明所提出的电路结构在保持LDO高效率和低噪声的同时，减小了 LDO的电路面积和功耗，符合电子产品便携化和低碳生活的要求。同时本发明对于LDO传统结构的修改对后来研究者也有很重要的启示意义。
【专利附图】
【附图说明】
[0010]图1为本发明的低压差线性稳压器电路结构示意图；
[0011]图2为本发明的小信号等效电路示意图；
[0012]图3为静态电流温度特性曲线示意图。
【具体实施方式】
[0013]下面结合附图对本发明进行详细的描述
[0014]针对现有LDO电路面积和功耗过大的问题，本发明提出了一种对传统结构有所改进的低压差线性稳压器，具体电路结构如图1所示，包括PMOS管Ml?Mil、NMOS管Ml?M11、PNP管QP1?QP6、NPN管QN1?QN8、电阻单元Rl?R8和电容Cl?C2和二极管Dl?D2。具体连接关系如下:
[0015]PMOS 管 MP11、MP10、MP9、MP3、MP4、MP5、MP1 的源极、NMOS 管 MN7、MN2 的漏极、二极管Dl的正极、PNP管QPl、QP2、QP3、QP4的发射极、NPN管QN5和电阻R7、R8、R9的一端连接外部电源电压VIN。
[0016]匪OS管(丽10、丽11、丽9、丽5和丽6)的源极、电阻(R5和R4)的一端、二极管D2的负极、NPN管(QN8、QN7和QN6)的发射极、PNP管QP6的集电极和电容C2的一端连接地VSS。
[0017]PMOS管MPlO的漏极与栅极相连接后连接PMOS管MP2、MP3、MP4、MP5、MP9的栅极以及NMOS管MN10、MN9的漏极；NM0S管MNlO的栅极连接NMOS管MNll的漏极和PMOS管MPll的漏极；NM0S管MN8的源极连接电阻R5，MN8的漏极与栅极相连接后连接PMOS管MP9的漏极和MN9、MNl1、MPll的栅极；NPN管QN8的集电极连接NMOS管MN7的栅极、MP2的漏极；电阻R6的一端连接NPN管QN8的基极，另一端连接NMOS管MN7的源极、NPN管QN7、QN6的基极；NM0S管MN5的漏极与栅极相连接后连接NMOS管MN6的栅极和PNP管QP5的集电极；PMOS管MP8的源极连接二极管Dl的负极，PMOS管MP8的漏极与栅极相连接后连接PMOS管MP7的栅极和NMOS管MN6的漏极；NPN管QN7的集电极连接NMOS管丽2的栅极和PMOS管MP7的漏极；PNP管QP3的集电极与基极相连接后连接PNP管QP4的基极和NPN管QN3的集电极，PNP管QP4的集电极连接PMOS管MP7的源极；NPN管QNl的基极连接NPN管QN2、PNP管QP5的基极以及电阻R3和R4的公共端，NPN管QNl的集电极连接NPN管QN3的发射极，NPN管QNl的发射极连接电阻Rl的一端，电阻Rl的另一端连接电容C2的一端、电阻R2的一端和NPN管QN2的发射极；PNP管QPl的基极和集电极相连接后连接PNP管QP2的基极和NPN管QN4的集电极，NPN管QN4的基极与NPN管QN3的基极相互连接，NPN管QN4的发射极与NPN管QN2的集电极相互连接；NM0S管MN3的源极连接二极管D2的正极，NMOS管MN3的漏极与栅极相连接后连接PMOS管MP4的漏极和MNl的栅极；NM0S管MNl的源极连接NPN管QN6的集电极和电容Cl的一端，NMOS管丽I的漏极连接PNP管QP2的集电极以及QN5和QP6的基极；PM0S管MPl的栅极连接PMOS管MP5、MP6的漏极、NPN管QN5的发射极和PNP管QP6的发射极，PMOS管MPl的漏极连接电容Cl的另一端和电阻R3的另一端。
[0018]其中，NMOS管 MN 1、MN 11 和 PMOS 管 MP11 共同构成了启动电路；PMOS 管 MP1、MP9、NMOS管MN8、MN9、电阻R5共同构成了偏置电路；电阻R6作用是改变启动电路关断点，从而QN6开启一段时间后QN8才开启；NPN管的QNl和QN2的发射极面积比为8:1 ；PM0S管MP3和PNP管QP5为NPN管QN1、QN2提供基极偏置电流；NM0S管丽I为环路的密勒补偿提供作用，PMOS管MP7是为了与丽I支路保持对称，起到嵌位QP4的作用，从而减小QP3，4的镜像误差；PM0S管MP6的作用是当掉电情况下，为电路提供反向电流泄放通路。
[0019]本发明的工作原来为:
[0020]电源上电后，MPll首先导通，然后将MNlO栅极电位拉高直到其开启，并通过其将MPlO栅极电位拉低而导通，电流源电路开始工作。随后MP2、MN7、QN8、R6、R9构成的支路一对QN7和QN6进行启动，MP3、MN5、QP5构成的支路二对QNl?QN4进行启动，从而使得误差放大器脱离零简并点。当LDO的误差放大器脱离零简并点后，支路一中的QN8导通，将MN7的栅极电位拉低，从而关断启动支路一；启动支路二始终保持导通，为QNl?QN4提供基极电流。当LDO的输出电压低于设定的电压值时，内建参考电位的误差放大器会由于基准运放并未启动，使得L3和L2节点电位比稳定值偏低，功率管开启并对输出电容充电。当输出电压达到设定的电压值时，即输出采样电压达到误差放大器稳定工作点时，整个电路启动完成，并开始通过环路调节输出电压。
[0021]下面对本发明的LDO内建基准运放、BUFFER和输出级的原理进行具体说明。
[0022]假设QNl和QN2的电流分别为Il和12，节点LI的电压为Vbe m，节点L2的电压为VBE—QN2，VT是热电压，则
【权利要求】
1.一种内嵌基准运算放大器的低压差线性稳压器，其特征在于，依次连接的包括启动电路、内建基准电路和输出级电路；其中， 所述启动电路由 PMOS 管 MP2、MP9、MP10、MP11，NMOS 管 MN7、MN8、MN9、MN10、MN11，电阻R5、R6、R9，NPN型三极管QN8构成；其中，MP2的源极通过R9后接电源VIN，其栅极接MP9的栅极、MPlO的栅极和MNlO的漏极，其漏极接丽7的栅极和QN8的集电极；MN7的漏极接电源VIN,其源极通过R6接QN8的基极；QN8的发射极接地VSS ；MP9的源极接电源VIN，其漏极接MN8的漏极；MN8的栅极接MN9的栅极、丽11的栅极和MPll的栅极，其源极通过R5后接地VSS ；MP10的源极接电源VIN，其漏极接MN9的漏极；MN9的源极接地VSS ；MP11的源极接电源，其漏极接丽10的栅极和丽11的漏极；丽11的源极接地VSS ;丽10的源极接地VSS ；所述内建基准电路由 PMOS 管 MP3、MP4、MP7、MP8，NMOS 管 MNl、MN2、MN3、MN5、MN6，PNP型三极管 QP1、QP2、QP3、QP4、QP5，NPN 型三极管 QNl、QN2、QN3、QN4、QN6、QN7, 二极管 Dl、D2，电阻R1、R2，电容C2构成；其中，MP3的源极接电源VIN，其栅极接MP2的栅极，其漏极接QP5的发射极、QN3的基极和QN4的基极；QP5的集电极接丽5的漏极；丽5的栅极和漏极互连，其栅极接MN6的栅极，其源极接地VSS ；MN6的源极接地VSS，其漏极接MP8的漏极；MP8的栅极和漏极互连，其栅极接MP7的栅极，其源极接Dl的负极；D1的正极接电源VIN ；MP7的源极接QP4的集电极，其漏极接MN2的栅极和QN7的集电极；QP4的发射极接电源VIN，其基极接QP3的基极；丽2的漏极接电源VIN，其源极接丽7源极与R6的连接点；QN7的基极接QN6的基极，其发射极接地VSS ；Q3的发射极接电源VIN，其集电极与基极互连，其集电极接QN3的集电极；QN3的发射极接QNl的集电极；QN1的基极接QN2的基极，其发射极依次通过Rl和Cl后接地VSS ；QP1的发射极接电源VIN，其基极与集电极互连，其基极接QP2的基极，其集电极接QN4的集电极；QN4的发射极接QN2的集电极；QN2的发射极通过R2后接地VSS ；QP2的发射极接电源VIN，其集电极接丽I的漏极；丽1的栅极接丽3的栅极，其源极接QN6的集电极；QN6的发射极接地VSS ；MP4的源极接电源VIN，其栅极接MP3的栅极，其漏极接丽3的漏极；丽3的栅极与漏极互连，其源极接D2的正极；D2的负极接地VSS ； 所述输出级电路由PMOS管MP1、MP5、MP6，NPN型三极管QN5，PNP型三极管QP6，电阻R3、R4、R7、R8，电容Cl构成；其中，MP5的源极接电源VIN，其栅极接MP4的栅极，其漏极接QN5的发射极、QP6的发射极、MP6的漏极和MPl的栅极；QN5的集电极接电源VIN，其基极接QP6的基极；QP6的集电极接地VSS ；MP6的源极通过R7后接电源VIN，其栅极通过R8后接电源VIN ；MP1的源极接电源VIN，其漏极依次通过R3和R4后接地VSS ；R3和R4的连接点接QP5的基极；丽1源极与QN6集电极的连接点通过Cl后接MPl漏极与R3的连接点作为输出级电路的输出端。
【文档编号】G05F1/56GK104181970SQ201410436812
【公开日】2014年12月3日 申请日期:2014年8月29日 优先权日:2014年8月29日
【发明者】周泽坤, 柯普仁, 石跃, 张瑜, 赵倬毅, 许天辉, 王卓, 张波 申请人:电子科技大学