一种信号采集处理器及其多数据量读取方法与流程

本发明涉及数据采集处理领域，尤其涉及一种信号采集处理器及其多数据量读取方法。

背景技术：

数字化信号采集处理器在测量与控制领域有广泛应用，主要实现功能为对已转化为电信号的物理信号进行数字化采样，在数字域进行处理后，输出测量结果数据。以束流位置信号处理器为例，在触发同步下对束流探头多个通道输出的电压信号进行数字化采样，然后在fpga对数字信号进行计算，结果为各通道信号幅度、相位、束流位置、和信号等多个信息量，cpu读取后通过控制网络向外发送。处理器需要保证不会错过任何一个束流信号，并严格按顺序输出测量结果。fpga是并行流水线操作，可对数据进行实时处理，而cpu及控制网络是非实时的，无法保证读取各数据的顺序以及保证不丢失数据。

技术实现要素：

本发明旨在提供一种可靠的信号采集处理器及其多数据量读取方法，以实现多数据量的测量输出，保证读取各数据的顺序以及发现丢失数据。

为了实现上述目的，本发明提供了一种信号采集处理器，其包括一fpga和一cpu，fpga包括数据处理器，数据处理器的输入端通过adc与多个模拟信号输入通道相连，其输出端与cpu相连；其特征在于，所述fpga还包括触发计数器和寄存器，其中，数据处理器和触发计数器的输入端与同一触发信号相连，触发计数器的输出端与cpu相连；寄存器的输入端与数据处理器的输出端相连，其输出端与cpu相连。

所述模拟信号输入通道的数量为4个。

另一方面，本发明还提供一种信号采集处理器的多数据量读取方法，其特征在于，其包括：步骤s1：提供一根据权利要求1或2所述的信号采集处理器；步骤s2：利用所述信号采集处理器的adc进行数字化采样，获得adc数据，再将adc数据传递给fpga；步骤s3：在触发信号触发同步时，所述信号采集处理器的数据处理器对adc数据进行处理，输出一组处理结果数据，用这些数据更新数据处理器的内部数据并保持，并同步输出ready信号，同时所述信号采集处理器的触发计数器对触发信号的触发进行累加计数，并输出触发计数值；步骤s4：所述信号采集处理器的寄存器收到ready信号后，将该寄存器中寄存的new_data值置1、输出给cpu并保持于寄存器中；步骤s5：cpu保持循环读取new_data值，在读取到new_data值等于1后将寄存器13中的new_data值清零，并开始按顺序读取数据处理器中的处理结果数据和触发计数器中的触发计数值；步骤s6：在触发信号再次触发时，重复步骤s3-s5。

所述触发信号可以为内部触发或外部触发。

所述一组处理结果数据包括多个模拟信号输入通道的信号幅度、多通道进行和差运算时的位置数据和多通道信号幅度之和。

所述步骤s3中触发计数器是通过在触发信号的每个上升沿将触发计数值加一来对触发信号的触发进行累加计数的。

所述一组处理结果数据的数量为n个，所述步骤s5中读取的顺序为：从处理结果数据的第1个到第n个，再到触发计数值。

本发明的信号采集处理器通过fpga的数据处理器可保证在触发周期内对每组触发的数据进行处理，并通过寄存器的设置使得处理器能够判断处理结果数据是否更新并按顺序读取不同组的处理结果数据；同时信号采集处理器上设置有触发计数器，保证了对所有触发进行记录并打上触发计数值，进而可通过触发计数值发现数据丢失。本发明的信号采集处理器的多数据量读取方法在读取到new_data等于1后，先将其清零，然后顺序读取每个测量结果，每一组测量结果都带有触发计数值，如果发生数据丢失，即上一个数据来不及读取新数据已经到的情况，可通过触发计数值发现，由于采用了上述的技术解决方案，可保证每组读取的数据都是当前触发处理结果数据，以及在满足cpu最大读取速度情况下不发生数据丢失，如果超过最大读取速度丢失数据时可以发现。

附图说明

图1是根据本发明的一个实施例的信号采集处理器的多数据读取原理图；

图2是cpu的工作流程图。

具体实施方法

下面结合附图，给出本发明的较佳实施例，并予以详细描述。

图1示出了根据本发明的一个实施例的信号采集处理器，其包括一fpga1和一cpu2，fpga1包括数据处理器11、触发计数器12和寄存器13。其中，数据处理器11的输入端通过adc与4个模拟信号输入通道相连，用于实时处理adc数据并得到处理结果数据，且数据处理器11的输入端与一触发信号相连，用于控制adc数据的实时处理，其输出端与cpu2相连；触发计数器12的输入端同样与上述触发信号相连，用于区分所述adc数据的实时处理所对应的不同触发，其输出端与cpu2相连；寄存器13的输入端与数据处理器11的输出端相连，其输出端也与cpu2相连，用于协助cpu判断处理结果数据是否被更新。

采用所述信号采集处理器进行多数据量读取的步骤如下：

步骤s1：将上文所述的包括fpga1和cpu2的信号采集处理器保持线路连通；

步骤s2：所述信号采集处理器通过adc进行数字化采样，获得adc数据，再将adc数据传递给所述信号采集处理器的fpga；

步骤s3：在触发信号触发同步时，数据处理器11对adc数据进行处理，输出一组处理结果数据，用这些数据更新数据处理器11的内部数据并保持，并同步输出ready信号(即脉冲有效信号)，同时触发计数器12通过在触发信号的每个上升沿将触发计数值加一来对触发信号的触发进行累加计数，并输出触发计数值，用以区分不同触发的测量结果。在本实施例中，触发信号可以为内部触发或外部触发；一组处理结果数据的数量为n个，包括4个模拟信号输入通道的信号幅度、四通道做和差运算的位置数据和四通道信号幅度之和等。

步骤s4：寄存器13收到ready信号后，将该寄存器13中寄存的new_data值置1、输出给cpu并保持于寄存器13中；

步骤s5：如图2所示，cpu2保持循环读取new_data值，在读取到new_data值等于1后将寄存器13中的new_data值清零，并开始按顺序读取数据处理器11中的处理结果数据和触发计数器12中的触发计数值，cpu读取的处理结果数据用于供用户使用。其中，所述读取的顺序为：从处理结果数据的第1个到第n个，再到触发计数值。

步骤s6：在触发信号再次触发时，重复步骤s3-s5。

以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。即凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。

技术特征：

技术总结
本发明提供了一种信号采集处理器，其包括一FPGA和一CPU，FPGA包括数据处理器；FPGA还包括触发计数器和寄存器，数据处理器和触发计数器的输入端与同一触发信号相连，触发计数器的输出端与CPU相连；寄存器的输入端与数据处理器的输出端相连，其输出端与CPU相连。本发明的信号采集处理器通过FPGA的数据处理器可保证在触发周期内对每组触发的数据进行处理，并通过寄存器的设置使得处理器能够判断处理结果数据是否更新并按顺序读取不同组的处理结果数据；同时信号采集处理器上设置有触发计数器，保证了对所有触发进行记录并打上触发计数值，进而可通过触发计数值发现数据丢失。

技术研发人员：赖龙伟;冷用斌;阎映炳
受保护的技术使用者：中国科学院上海应用物理研究所
技术研发日：2018.09.10
技术公布日：2019.02.22