专利名称：能阻止在电路输出端出现尖峰的恒压电路的制作方法
技术领域：
本发明涉及恒压电路，特别涉及在电路输出端没有尖峰出现而使输出电压稳定的恒压电路。
恒压电路用于获得作为输出电压的恒定电压。常规的恒压电路由差动放大电路和与差动放大电路相连的输出级电路组成，这种电路称为第一常规恒压电路。输出级电路进一步与电路输出端的输出负载电路相连。当差动放大电路加有基准电压时，则输出级电路输出成为恒压的输出电压。如后面将要描述的，在第一常规恒压电路中的电路输出端不可避免地出现尖峰。因此，在第一常规恒压电路中很难使输出电压稳定。
另外，已经公知在日本特开昭64-29915(29915/1989)中公开了一种恒压电路，这种电路称为第二常规恒压电路。
而且，已经公知在日本特开平1-314319(314319/1989)中公开了恒压电路，这种电路称为第三常规恒压电路。
正如后面将要描述的，在第二和第三常规恒压电路中也都会出现尖峰。因此，很难使第二和第三常规恒压电路的输出电压稳定。
本发明的目的是提供一个在电路输出端没有尖峰出现，而使输出电压稳定的恒压电路。
本发明的其它目的在进行描述时将变得很清楚。
本发明提供一种恒压电路，该电路由加有预定基准电压的差动放大装置、输出装置和抑制装置组成，该差动放大电路装置用于根据预定的基准电压产生放大电压，该输出装置具有电路输出端，该输出端用于根据放大的电压而输出电压。抑制装置用于在源电压加在恒压电路中时，抑制在电路输出端出现尖峰，以把输出电压控制为预定的稳定电压值。
图1是第一常规恒压电路的电路图；图2是第二常规恒压电路的电路图；图3是第三常规恒压电路的电路图；图4是本发明第一实施例的恒压电路的电路图5是本发明第二实施例的恒压电路的电路图；图6是本发明第三实施例的恒压电路的电路图；图7是本发明第四实施例的恒压电路的电路图；图8是本发明第五实施例的恒压电路的电路图；图9是本发明第六实施例的恒压电路的电路图；图10是本发明第七实施例的恒压电路的电路图。
参见图1，为便于理解本发明，首先描述第一常规恒压电路10。第一常规恒压电路10由差动放大电路1和与差动放大电路1连接的输出级电路2组成。在描述的例子中，输出级电路2与输出负载电路3连接。
差动放大电路1由第一至第八金属氧化物半导体(MOS)晶体管Tr1-Tr8和流经恒流I1的恒流元件组成。为方便起见，恒流元件用标号I1来表示。差动放大电路1具有加有基准电压VREF的电路输入端Ti。而且，差动放大电路1加有源电压Vcc。
输出级电路2由P沟道金属氧化物半导体(PMOS)晶体管Tr9、第一电阻器、第二电阻器和电容器组成。第一电阻器和第二电阻器分别具有第一电阻R1和第二电阻R2。电容器具有电容C1。为方便起见，第一和第二电阻器分别用标号R1和R2来表示。电容器用标号C1来表示。输出级电路2具有电路输出端To，从该输出端输出作为恒定电压的VREG输出电压。输出级电路2加有源电压Vcc。
在描述的例子中，输出负载电路3由负载电阻器和负载电容器组成。负载电阻器和负载电容器分别具有负载电阻RL和负载电容CL，为方便起见，负载电阻器和负载电容器用标号RL和CL来表示。
图中所示的恒压电路10作为负反馈放大电路。特别地，差动放大电路1作为电压跟随器电路，于是第六MOS晶体管Tr6具有与从电路输出端Ti输出的基准电压VREF相等的栅极电位。输出电压VREG通过VREF×(R1＋R2)/R2得到。就在源电压加到恒压电路10上时，由于PMOS晶体管Tr9具有与地电位相等的栅极电位，PMOS晶体管Tr9变为导通状态。结果，输出电流经过PMOS晶体管Tr9流到电路输出端To。
差动放大电路1工作以抑制输出电流。当输出电压不小于稳定状态的电压时，由于加到PMOS晶体管Tr9的栅极上反馈电压延迟，差动放大电路1很难抑制输出电流。结果，在输出电流的基础上有尖峰出现在输出端To。输出电流经过第一电阻器R1和第二电阻器R2流经大地。输出电压达到稳定状态的电压。
在第一常规恒压电路中，就在源电压Vcc加到恒压电路上之后，PMOS晶体管Tr9具有与大地电位相等的栅极电位。结果，PMOS晶体管Tr9可为电路输出端To提供较大的电流。另一方面，差动放大电路1具有较小的电路电流。这样，差动放大电路1很难抑制PMOS晶体管Tr9的电流。如上所述，在电路输出端To有尖峰出现。
另外，第一R1和第二电阻R2的每一个都较大。这样，当在电路输出端To出现尖峰时，需要很长的时间间隔使输出电压达到*(converge)稳定状态的电压。
参见图2，现在就第二常规恒压电路进行描述。图中所示的恒压电路由第一到第三恒流源、第一和第二PNP晶体管Tr21和Tr22、第一到第九NPN晶体管Tr23到Tr31、电路电容器、电压比较电路COMP、二极管D21和第一到第四电阻器组成。恒压电路与具有电容值为C22的负载电容连接。
第一到第三恒流源分别产生恒流I21到I23。为方便起见，第一到第三恒流源用标号I21到I23来表示。同样，电路电容器具有电容C21，并用标号C21来表示。第一到第四电阻器分别具有第一到第四的电阻R21到R24。为方便起见，第一到第四电阻器分别用标号R21到R24来表示。另外，负载电容器用标号C22来表示。
在描述的例子中，负载电容器C22加有从恒压电路来的输出电压Vo。在第二常规恒压电路中，就在源电压Vcc加在恒压电路上后，输出电压Vo等于大地电位。结果，微小的初始电流流经恒压电路。在该微小初始电路电流的基础上，输出电压Vo慢慢上升，于是需要很长时间达到恒压。为了解决上述问题，恒压电路由第六到第九晶体管Tr28到Tr31组成。通过第六到第九NPN晶体管Tr28到Tr31，输出电压Vo迅速上升，于是只需要很短的时间间隔达到与恒压相等的预定电压。
然而，当在第二常规恒压电路中所有的晶体管为MOS晶体管时，就在源电压Vcc加在恒压电路上后，在恒压电路的输出端有尖峰出现。
参见图3，就第三常规恒压电路进行描述。第三常规恒压电路在结构上与图2中所示的第二常规恒压电路不同。第三常规恒压电路包括与第二常规恒压电路相同的部分，这部分用相同的标号来表示。第三常规恒压电路没有使用电压比较电路COMP和第四电阻器R24，它包括第十NPN晶体管Tr32和二极管D22。在示出的例子中，负载电容器C22加有从恒压电路来的示出电压Vo。在第三常规恒压电路中，恰好在源电压Vcc加在恒压电路上后，输出电压Vo等于大地电位。结果，微小的初始电路电流流经恒压电路。在该微小初始电路电流的基础上，输出电压Vo慢慢上升，于是需要很长时间达到恒压。为了解决上述问题，恒压电路包括第六到第九NPN晶体管Tr28到Tr31。通过第六到第九NPN晶体管Tr28到Tr31，输出电压Vo迅速上升，于是只需要很短的时间间隔达到与恒压相等的预定电压。
然而，当在第三常规恒压电路中所有的晶体管为MOS晶体管时，恰好在源电压Vcc加在恒压电路上后，在恒压电路的输出端有尖峰出现。
参见图4，现在将要描述本发明的第一实施例的恒压电路。图中所示的恒压电路在结构上与图1中所示的恒压电路不同，这样该电路用另外的标号20来表示。恒压电路包括有与图1所示的恒压电路相同的部分，这部分用相同的标号来表示。该恒压电路20包括差动放大电路1和与输出负载电路3连接的输出级电路2。该恒压电路20进一步包括充电和放电电路4。该充电和放电电路4经过NMOS晶体管Tr10和电阻值为R4的附加的电阻器与电路输出端To连接。为方便起见，附加的电阻器用标号R4来表示。
特别地，充电和放电电路4由彼此串联的初级*(primary)电阻器和初级电容器组成。初级电阻器和初级电容器分别具有初级电阻R3和初级电容C2。为方便起见，该初级电阻器和初级电容器用标号R3和C2来表示。初级电阻器R3与地连接。初级电容器C2与源电压Vcc连接。NMOS晶体管Tr10的栅极接到初级电阻器R3和初级电容器C2之间的连接点上图中示出的恒压电路20正如对照图1描述的作为负反馈放大电路。特别地，差动放大电路1作为电压跟随器电路，根据输出电压的变化来控制第六MOS晶体管Tr6，于是第六MOS晶体管Tr6具有与从电路输入端Ti输入的的基准电压VREF相等的栅极电位。结果，PMOS晶体管Tr9使输出电压VREG通过VREF×(R1＋R2)/R2得到。接地电流经过附加的电阻器R4和NMOS晶体管Tr10流到大地。正如后面描述的，接地电流的大小由控制电压来控制，该控制电压从充电和放电电路4来加在NMOS晶体管Tr10的栅极。当源电压Vcc加在恒压电路20上时，由于PMOS晶体管Tr9具有与大地电位相等的栅极电位，PMOS晶体管Tr9成为导通状态。结果，输出电流通过PMOS晶体管Tr9流到电路输出端To。
就在恒压电路20启动后，PMOS晶体管Tr9的栅极电位等于大地电位。这样，PMOS晶体管Tr9成为导通状态。输出电流通过PMOS晶体管Tr9流到输出端To。由于输出电流持续流到输出端To，直到PMOS晶体管Tr9的电流通过差动放大电路1被抑制，于是在输出端出现输出电流的尖峰。为了阻止尖峰的出现，恒压电路20具有充电和放电电路4。特别地，初级电容C2使NMOS晶体管Tr1O的栅极电位变成源电压Vcc。换句话说，充电放电电路4为NMOS晶体管Tr10的栅极提供与源电压Vcc相等的控制电压。结果，NMOS晶体管Tr10变成导通状态。电荷通过附加的电阻器R4和NMOS晶体管Tr10释放到大地。输出电压在较短的时间间隔后成为稳定状态的电压。该较短的时间间隔由附加的电阻器R4来确定。该充电和放电电路4具有由初级电容器C2和初级电阻器R3来确定的时间常数。该时间常数根据较短的时间间隔来建立。在图中所示的例子中，该时间常数等于该较短的时间间隔。这样，在较小的时间间隔后，控制电压变成比源电压Vcc较小的电压。当控制电压变成比源电压Vcc较小的电压时，NMOS晶体管Tr10变成非导通状态。由于NMOS晶体管Tr10的栅极电位根据上面提到的由初级电容器C2和初级电阻器R3来确定的时间常数逐渐下降。输出电压平稳地转换到稳定状态的电压，而没有因NMOS晶体管Tr10的转换而产生噪声。
参见图5，现在描述本发明的第二实施例的恒压电路。图中所示的恒压电路在结构上与图4中所示的恒压电路20不同，这样该电路用另外的标号30来表示。恒压电路30包括相同的部分，这部分用相同的标号来表示。该恒压电路30包括NMOS晶体管Tr11，而没有图4中所示的NMOS晶体管Tr10和附加的电阻器R4。该充电和放电电路4与NMOS晶体管Tr11的栅极连接。如图5所示，NMOS晶体管Tr11的漏极(chain)与第四和第六MOS晶体管Tr4和Tr6连接。NMOS晶体管Tr11源极接地。
正如对照图4所述的，图中所示的恒压电路30作为负反馈放大电路。特别地，差动放大电路1作为电压跟随器电路。该差动放大电路1根据输出电压的变化控制第六MOS晶体管Tr6，于是第六MOS晶体管Tr6具有与从电路输入端Ti输入的基准电压VREF相等的栅极电位。结果，PMOS晶体管Tr9可使输出电压VREG通过VREF×(R1＋R2)/R2得到。
恰好在恒压电路20启动后，初级电容器C2使NMOS晶体管Tr11的栅极电位变为源电压Vcc。换句话说，充电和放电电路4为NMOS晶体管Tr11的栅极提供与源电压Vcc相等的控制电压。结果，NMOS晶体管Tr11变为导通状态。当NMOS晶体管Tr11变为导通状态时，差动放大电路1中的电路电流增加。当差动放大电路1中的电路电流增加时，PMOS晶体管Tr9迅速变为导通状态，于是输出电压成为稳定状态的电压。换句话说，在很短的时间的间隔后，输出电压变为稳定状态下的电压。
正如结合图4中所述，充电和放电电路4的时间常数是根据较短的时间间隔建立的。在描述的例子中，时间常数等于较短的时间间隔。在较短的时间间隔后控制电压变成比源电压Vcc较小的电压。这样，当控制电压变成比源电压Vcc较小的电压时，NMOS晶体管变成非导通状态。由于NMOS晶体管Tr11的栅极电位根据由初级电容器C2和初级电阻器R3决定的时间常数逐渐下降，输出电压平稳地转换到稳定状态下的电压，而不存在因NMOS晶体管Tr10的开关而产生的噪声。
参见图6，现在进行描述本发明的第三实施例的恒压电路。图中所示的恒压电路在结构上与图4中所示的恒压电路20不同，这样该电路用另外的标号40来表示。恒压电路40包括用相同的标号来表示的相同的部分。该恒压电路40包括PMOS晶体管Tr12，而没有图4中所示的NMOS晶体管Tr10。该充电和放电电路4与PMOS晶体管Tr12的栅极连接。PMOS晶体管Tr12的漏极与PMOS晶体管Tr9的源极连接。PMOS晶体管Tr9的源极与电源连接。
图中所示的恒压电路40输出正如结合图4所述的输出电压。
就在恒压电路40启动后，初级电容器C2使PMOS晶体管Tr12的栅极电位变为源电压Vcc。换句话说，充电和放电电路4为PMOS晶体管Tr12的栅极提供与源电压Vcc相等的控制电压。结果，PMOS晶体管Tr12变为导通状态。当PMOS晶体管Tr12变为导通状态时，PMOS晶体管Tr9的电流被抑制。抑制了出现在电路输出端To的尖峰。在较短的时间间隔后，输出电压变为稳定状态下的电压。电路输出端To的卸载因素*(dumping factor)在电流强度的基础上得到优化，该电流强度通过PMOS晶体管Tr12和由初级电容器C2和初级电阻器R3确定的时间常数来控制。结果，由于NMOS晶体管Tr11的栅极电位根据由初级电容器C2和初级电阻器R3确定的时间常数逐渐下降，输出电压平稳地转换到稳定状态下的电压，而没有出现产生于NMOS晶体管Tr10的开关的噪声。
参见图7，现在进行描述本发明的第四实施例的恒压电路。图中所示的恒压电路在结构上与图4中所示的恒压电路20不同，这样该电路用另外的标号50来表示。恒压电路50包括用相同的标号来表示的相同的部分。该恒压电路50还包括图5中所示的NMOS晶体管Tr11。
恰好在恒压电路50启动后，初级电容器C2使NMOS晶体管Tr10的栅极电位变为源电压Vcc。同样，初级电容器C2使NMOS晶体管Tr11的栅极电位变为源电压Vcc。换句话说，充电和放电电路4为NMOS晶体管Tr10和Tr11的栅极提供与源电压Vcc相等的控制电压。结果，NMOS晶体管Tr10变为导通状态。电荷通过附加的电阻器R4和NMOS晶体管Tr10释放到地面。NMOS晶体管Tr11变为导通状态。当NMOS晶体管Tr11变为导通状态时，差动放大电路1中的电流增加。当差动放大电路1中的电流增加时，PMOS晶体管Tr9迅速变为导通状态。这样，输出电压在NMOS晶体管Tr10和Tr11的配合下迅速地成为稳定状态下的电压。
参见图8，现在进行描述本发明的第五实施例的恒压电路。图中所示的恒压电路在结构上与图4中所示的恒压电路20不同，这样该电路用另外的标号60来表示。恒压电路60包括用相同的标号来表示的相同的部分。该恒压电路60还包括PMOS晶体管Tr12。充电和放电电路4与PMOS晶体管Tr12的栅极连接。PMOS晶体管Tr12的漏极与PMOS晶体管Tr9的源极连接。PMOS晶体管Tr12的源极加有源电压Vcc。
图中所示的恒压电路60输出正如结合图4所述的输出电压。
就在恒压电路60启动后，初级电容器C2使NMOS晶体管Tr10的栅极电位变为源电压Vcc。同样，初级电容器C2使PMOS晶体管Tr12的栅极电位变为源电压Vcc。换句话说，充电和放电电路4为NMOS晶体管Tr10和PMOS晶体管Tr12的栅极提供与源电压Vcc相等的控制电压。结果，NMOS晶体管Tr10和PMOS晶体管Tr12均变为导通状态。
当NMOS晶体管Tr10变为导通状态时，电荷通过附加的电阻器R4和NMOS晶体管Tr10释放到地面。当PMOS晶体管Tr12变为导通状态时，抑制PMOS晶体管Tr9的电流。这样，抑制了出现在电路输出端To的尖峰。在NMOS晶体管Tr10和PMOS晶体管Tr12的配合下，在很短的时间间隔后，输出电压变成稳定状态下的电压。
参见图9，现在进行描述本发明的第六实施例的恒压电路。图中所示的恒压电路在结构上与图5中所示的恒压电路30不同，这样该电路用另外的标号70来表示。恒压电路70包括用相同的标号来表示的相同的部分。该恒压电路70还包括PMOS晶体管Tr12。
充电和放电电路4与PMOS晶体管Tr12的栅极连接。PMOS晶体管Tr12的漏极与PMOS晶体管Tr9的源极连接。PMOS晶体管Tr12的源极加有源电压Vcc。
图中所示的恒压电路70输出正如结合图4所述的输出电压。
就在恒压电路70启动后，初级电容器C2使NMOS晶体管Tr11的栅极电位变为源电压Vcc。同样，初级电容器C2使PMOS晶体管Tr12的栅极电位变为源电压Vcc。换句话说，充电和放电电路4为NMOS晶体管Tr11和PMOS晶体管Tr12的栅极提供与源电压Vcc相等的控制电压。结果，NMOS晶体管Tr11和PMOS晶体管Tr12均变为导通状态。
当NMOS晶体管Tr11变为导通状态时，差动放大电路1中的电流增加。当差动放大电路1中的电流增加时，PMOS晶体管Tr9迅速变为导通状态。另一方面，当PMOS晶体管Tr12变为导通状态时，抑制PMOS晶体管Tr9的电流。这样，抑制了出现在电路输出端To的尖峰。在NMOS晶体管Tr11和PMOS晶体管Tr12的配合下，在非常短的时间间隔后，输出电压变成稳定状态下的电压。
参见图10，现在描述本发明的第七实施例的恒压电路。图中所示的恒压电路在结构上与图4中所示的恒压电路20不同，这样该电路用另外的标号80来表示。恒压电路80包括相同的部分，这部分用相同的标号来表示。该恒压电路80还包括NMOS晶体管Tr11和PMOS晶体管Tr12。
充电和放电电路4与NMOS晶体管Tr11的栅极连接。NMOS晶体管Tr11的漏极与第四和第六MOS晶体管Tr4和Tr6连接。充电和放电电路4与PMOS晶体管Tr12的栅极连接。PMOS晶体管Tr12的漏极与PMOS晶体管Tr9源极连接。PMOS晶体管Tr12加有源电压Vcc。
图中所示的恒压电路80输出正如结合图4所述的输出电压。
就在恒压电路80启动后，初级电容器C2使NMOS晶体管Tr10的栅极电位变为源电压Vcc。同样，初级电容器C2使NMOS晶体管Tr11的栅极电位变为源电压Vcc。初级电容器C2使PMOS晶体管Tr12的栅极电位变为源电压Vcc。换句话说，充电和放电电路4为NMOS晶体管Tr10、Tr11和PMOS晶体管Tr12的栅极提供与源电压Vcc相等的控制电压。结果，NMOS晶体管Tr10、Tr11和PMOS晶体管Tr12均变为导通状态。
当NMOS晶体管Tr10变为导通状态时，电荷从电路输出端To经过附加的电阻器R4和NMOS晶体管Tr10释放到地面。当NMOS晶体管Tr11变为导通状态时，差动放大电路1中的电流增加。当差动放大电路1中的电流增加时，PMOS晶体管Tr9迅速变为导通状态。另一方面，当PMOS晶体管Tr12变为导通状态时，抑制了PMOS晶体管Tr9中的电流。这样，抑制了出现在电路输出端To的尖峰。在NMOS晶体管Tr10、Tr11和PMOS晶体管Tr12配合下，在非常短的时间间隔后，输出电压变成稳定状态下的电压。
在结合优选实施例对本发明详细描述后，那些本领域的常规技术人员很容易能够以各种方式把本发明付诸于实践。
权利要求
1.一种恒压电路，包括差动放大装置、输出装置及抑制装置；所述差动放大装置加有预定的基准电压，以根据所述预定基准电压产生放大电压；所述输出装置具有电路输出端，以响应所述放大电压从所述电路输出端输出一个输出电压；及所述抑制装置抑制在所述电路输出端出现尖峰，在源电压加到所述恒压电路时，以控制所述输出电压在预定的恒定的电压。
2.根据权利要求1所述的恒压电路，其特征在于所述抑制装置包括尖峰抑制装置及供给装置；所述尖峰抑制装置响应控制信号抑制所述尖峰的出现，从而控制所述输出电压在所述的预定恒定的电压；及所述供给装置在当所述源电压加在所述恒压电路时提供所述控制信号给所述尖峰抑制装置。
3.根据权利要求2所述的恒压装置，其特征在于所述供给装置包括接地的初级电阻器及初级电容器；所述初级电容器在连接点串联到所述的初级电阻器上并加有所述源电压；所述控制信号作为控制电压从所述连接点加到所述尖峰抑制装置上。
4.根据权利要求3所述的恒压电路，其特征在于所述尖峰抑制装置包括附加电阻器及NMOS晶体管；所述附加电阻器连接到所述电路输出端上；及所述NMOS晶体管连接至所述附加电阻器上并接地，所述NMOS晶体管的栅极连接到所述连接点上并加有所述的控制电压。
5.根据权利要求3所述的恒压装置，其特征在于尖峰抑制装置包括NMOS晶体管；所述NMOS晶体管的漏极连接到所述差动放大装置上，所述NMOS晶体管的源极接地，所述NMOS晶体管的栅极连接到所述连接点上以加有所述控制电压。
6.根据权利要求3所述的恒压电路，其特征在于所述尖峰抑制装置包括PMOS晶体管；所述PMOS晶体管的源极加有所述源电压，所述PMOS晶体管的漏极连接到所述输出装置，所述PMOS晶体管的栅极连接到所述连接点上并加有所述控制电压。
7.根据权利要求3所述的恒压电路，其特征在于所述尖峰抑制装置包括附加电阻器、第一NMOS晶体管及第二NMOS晶体管；所述附加电阻器连接到所述电路输出端；所述第一NMOS晶体管连接到所述附加的电阻器并接地，所述第一NMOS晶体管的栅极连接到所述连接点，所述连接点上加有所述控制电压；及所述第二NMOS晶体管的漏极连接到所述差动放大装置上，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的栅极连接到所述连接点上加有所述控制电压。
8.根据权利要求3所述的恒压电路，其特征在于所述尖峰抑制装置包括附加的电阻器、NMOS晶体管及PMOS晶体管；所述附加的电阻器连接到所述电路输出端上；所述NMOS晶体管与所述附加的电阻器连接并接地，所述NMOS晶体管的栅极与所述连接点连接并加有所述控制电压；及所述PMOS晶体管的源极加有所述的源电压，漏极连接所述输出装置，所述PMOS晶体管的栅极连接所述连接点并加有所述控制电压。
9.根据权利要求3所述的恒压电路。其特征在于所述尖峰抑制装置包括一个NMOS晶体管及一个PMOS晶体管；所述NMOS晶体管的漏极与所述差动放大装置连接，所述NMOS晶体管的源极接地，所述NMOS晶体管的栅极连接所述连接点加有所述控制电压；及所述PMOS晶体管的源极加有所述源电压，其漏极连接所述输出装置，所述PMOS晶体管的栅极连接所述连接点并加有所述控制电压。
10.根据权利要求3所述的恒压装置，其特征在于所述尖峰抑制装置包括附加电阻器、第一NMOS晶体管、第二NMOS晶体管及所述PMOS晶体管；所述附加电阻器与所述电路输出端连接；所述第一NMOS晶体管与所述附加电阻器连接并接地，所述第一NMOS晶体管的栅极连接所述连接点并加有所述控制电压；所述第二NMOS晶体管的漏极连接所述差动放大装置，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的栅极连接所述连接点并加有所述控制电压；及所述PMOS晶体管的源极加有所述源电压，其漏极与所述输出装置连接，所述PMOS晶体管的栅极连接所述连接点并加有控制电压。
全文摘要
一种恒压电路具有差动放大电路和输出级电路。该差动放大电路加有预定的基准电压并根据预定基准电压产生放大电压。输出级电路具有电路输出端并响应放大电压从电路输出端输出一个输出电压。恒压电路还包括尖峰抑制部分和供给部分。当源电压加在恒压电路上时,该供给部分给尖峰抑制部分提供控制信号。该尖峰抑制部分响应控制信号抑制在电路输出端出现尖峰,以控制输出电压为预定恒定的电压值。
文档编号G05F1/56GK1197947SQ9810598
公开日1998年11月4日 申请日期1998年1月27日 优先权日1997年1月30日
发明者尾添英利 申请人:日本电气株式会社