基于fpga的并行配置电路及方法
【技术领域】
[0001]本发明涉及一种集成电路，特别是涉及一种基于FPGA的并行配置电路及方法。
【背景技术】
[0002]在现场可编程门阵列(Field — Programmable Gate Array,FPGA)芯片中，数量较多的控制比特分布于FPGA芯片中的各个部分，占用面积大，从而对控制比特进行读写时造成不必要的麻烦。
[0003]通常，多个控制比特通过串联的方式组成配置链，在FPGA芯片中，存在大量的配置链。图1为现有技术的串行配置电路图，如图1所示，配置控制模块与配置链串行连接，配置控制模块将数据传送给配置链时，由于配置链中的控制比特采用的是1比特的串行方式连接，从而造成配置时间较长。图2为现有技术的并行配置电路图，如图2所示，配置控制模块与配置链采用并行方式连接，但是这样会造成配置控制模块和配置链数据率不匹配的问题，如果要使两者匹配，需要通过提高配置链时钟的频率。虽然通过提高配置链时钟的频率会提高配置速度，但是这样会对配置链的时序提出更高的要求，从而增加了设计难度，也增加了功耗和面积。
【发明内容】
[0004]本发明的目的是为了解决配置链配置时间过长以及配置控制模块和配置链数据率不匹配的问题。
[0005]为实现上述目的，本发明提供了一种基于FPGA的并行配置电路及方法。该电路包括配置控制模块、多个缓存模块和配置链组，所述配置链组包括多个配置链；
[0006]所述配置控制模块与所述多个缓存模块中的每个缓存模块并行连接，所述每个缓存模块与所述配置链组中的每个配置链串行连接；
[0007]所述配置控制模块在阈值时间内将数据信息发送给所述多个缓存模块中的每个缓存模块；所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；所述配置链将所述数据信息进行配置。
[0008]进一步地，所述每个配置链包括多个控制比特，每个控制比特采用第一位宽的串行方式连接。
[0009]另外，本发明提供了一种基于FPGA的并行配置方法，该方法包括:
[0010]配置控制模块在阈值时间内将数据信息发送给多个缓存模块中的每个缓存模块；
[0011]所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；
[0012]所述配置链将所述数据信息进行配置。
[0013]进一步地，所述每个配置链包括多个控制比特，每个控制比特采用第一位宽的串行方式连接。
[0014]本发明的有益效果:⑴实现简单。本发明中各个配置链中的控制比特仍然采用1比特的串行方式连接。
[0015](2)应用灵活。本发明中配置控制模块可以同时配置多个配置链，也可以根据需要对所需的配置链进行选择。
[0016](3)便于重用。不同规模的FPGA可以根据需要进行选择所需的配置链，并且不同规模的FPGA可以采用相同的配置电路，从而减少设计和验证时间。
【附图说明】
[0017]图1为现有技术的串行配置电路图；
[0018]图2为现有技术的并行配置电路图；
[0019]图3为本发明实施例提供的基于FPGA的并行配置电路示意图；
[0020]图4为本发明实施例提供的基于FPGA的并行配置方法流程图。
【具体实施方式】
[0021]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0022]图3为本发明实施例提供的基于FPGA的并行配置电路示意图。如图3所示，该电路包括配置控制模块、多个缓存模块和配置链组，配置链组包括多个配置链；
[0023]配置控制模块与多个缓存模块中的每个缓存模块并行连接，每个缓存模块与配置链组中的每个配置链串行连接；
[0024]配置控制模块在阈值时间内将数据信息发送给多个缓存模块中的每个缓存模块；每个缓存模块将接收到的数据信息发送给相应的配置链；配置链将数据信息进行配置。
[0025]进一步地，每个配置链包括多个控制比特，每个控制比特采用第一位宽的串行方式连接。配置控制模块将数据发送给缓存模块时，可以采用时分复用的方法，如在h时间内将数据发送给第一缓存模块，第一缓存模块在时间内接收完数据之后，第一缓存模块将数据发送给与第一缓存模块对应的配置链，并且在t2时间内配置控制模块将数据再发送给第二缓存模块，第二缓存模块在t2时间内接收完数据之后，第二缓存模块将数据发送给与第二缓存模块对应的配置链，第一缓存模块与第二缓存模块接收到的数据是完全不同的，直到在一定时间内配置控制模块将数据发送给各个缓存模块，各个缓存模块再将接收到的数据发送给各个缓存模块对应的配置链，从而实现各个配置链的并行配置。
[0026]配置控制模块可以同时控制至少一个配置链，也可以根据需要从中选择所需的配置链。不同规模的FPGA都可以使用这个设计方法，并且不同规模的FPGA芯片可以采用相同的配置电路，从而减少了设计和验证时间。
[0027]图4为本发明实施例提供的基于FPGA的并行配置方法流程图。该方法包括以下步骤:
[0028]步骤401，配置控制模块在阈值时间内将数据信息发送给多个缓存模块中的每个缓存模块。
[0029]步骤402，每个缓存模块将接收到的数据信息发送给相应的配置链。
[0030]步骤403，配置链将数据信息进行配置。
[0031]以上所述的【具体实施方式】，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的【具体实施方式】而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种基于FPGA的并行配置电路，其特征在于，所述电路包括配置控制模块、多个缓存模块和配置链组，所述配置链组包括多个配置链； 所述配置控制模块与所述多个缓存模块中的每个缓存模块并行连接，所述每个缓存模块与所述配置链组中的每个配置链串行连接； 所述配置控制模块在阈值时间内将数据信息发送给所述多个缓存模块中的每个缓存模块；所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；所述配置链将所述数据信息进行配置。2.根据权利要求1所述的基于FPGA的并行配置电路，其特征在于，所述每个配置链包括多个控制比特，每个控制比特采用第一位宽的串行方式连接。3.一种基于FPGA的并行配置方法，其特征在于，所述方法包括: 配置控制模块在阈值时间内将数据信息发送给多个缓存模块中的每个缓存模块； 所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链； 所述配置链将所述数据信息进行配置。4.根据权利要求3所述的基于FPGA的并行配置方法，其特征在于，所述每个配置链包括多个控制比特，每个控制比特采用第一位宽的串行方式连接。
【专利摘要】本发明涉及一种基于FPGA的并行配置电路及方法，所述电路包括配置控制模块、多个缓存模块和配置链组，所述配置链组包括多个配置链；所述配置控制模块与所述多个缓存模块中的每个缓存模块并行连接，所述每个缓存模块与所述配置链组中的每个配置链串行连接；所述配置控制模块在阈值时间内将数据信息发送给所述多个缓存模块中的每个缓存模块；所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；所述配置链将所述数据信息进行配置。本发明的配置控制模块可以同时配置多个配置链，也可以根据需要对所需的配置链进行选择。
【IPC分类】G05B19/042
【公开号】CN105278394
【申请号】CN201410345098
【发明人】王宏宇, 孙楠楠, 刘明
【申请人】京微雅格（北京）科技有限公司
【公开日】2016年1月27日
【申请日】2014年7月18日