一种有效抑制电源电压影响的电流镜的制作方法
【专利摘要】本发明提供了一种有效抑制电源电压影响的电流镜，其可有效提高输出电流对电源电压波动的抑制能力，保证电流精度；其包括参考电流产生电路、第一镜像电路、第二镜像电路及电流输出电路，所述参考电流产生电路的输出端连接所述第一镜像电路、第二镜像电路的输入端，所述第一镜像电路、第二镜像电路的输出端输出至所述电流输出电路。
【专利说明】
一种有效抑制电源电压影响的电流镜
技术领域
[0001] 本发明涉及模拟电路设计技术领域，尤其是一种电流镜，具体为一种有效抑制电 源电压影响的电流镜。
【背景技术】
[0002] 在模拟电路设计中，电路模块经常需要用到比较精确的偏置电流，这对电路性能 的稳定和提高非常重要，特别是随着近年来便携式消费类电子产品的普及，要求供电电源 电压在一定范围内变化设备都能正常工作，这对电流镜电路的设计提出了更高的要求。
[0003] 传统的电流镜电路如图1所示，电路中的所有管子都要求工作在饱和区，其中PM0S 管PM1的栅极接NM0S管NM1的漏极，PM0S管PM1的源极接电源，PM0S管PM1的漏极接NM0S管NM1 的漏极;PM0S管PM2的栅极接NM0S管匪1的漏极，PM0S管PM2的源极接电源，PM0S管PM2的漏极 接NM0S管NM2的漏极;NM0S管NM1的栅极接外部电压偏置端口 Vbias，NM0S管NM1的源极接地； 匪0S管匪2的栅极接匪0S管匪2的漏极，NM0S管匪2的源极接地;匪0S管匪3的栅极接NM0S管 匪2的漏极，匪0S管匪3的源极接地，匪0S管匪3的漏极接电流输出端口 I out 1; NM0S管匪3的 栅极接NM0S管NM2的漏极，NM0S管NM3的源极接地，NM0S管NM4的漏极接电流输出端口 Iout2; 在不考虑沟道长度调制效应的前提下，根据饱和区M0S管的电路公式(1)为
如果考虑M0S管的二级效应，可以得到更为精确的电流公式(2)为
现在对流过NM0S管匪2和NM0S管匪3的电流做一个简单地分析：
式子中μη为电子迀移率，
'其中ε。为真空介电常数，为二氧 化硅相对介电常数，为栅氧化层的厚度，W为沟道宽度，L为沟道长度，（
）称为器件的宽 长比，Vth为M0S管的阈值电压，Vgs为概源级电压，Vds为漏源级电压;Vgsnm2为NM0S管NM2的概极 对源极电压，VDSNM2为NM0S管匪2的漏极对源极电压，对NM0S管匪2来说，两者在数值上是相等 的，同理得到流经NM0S管匪3的电流
式子中Vgsnm3为NMOS管NM3的概极对源极电压，Vdsnm3为NMOS管NM3的漏极对源极电压； 因为NM0S管匪2和NM0S管匪3的栅极电压相同，公式(3)、（4)两式相比，得到
由上式(5)中可以看出，复制的镜像电流值有两个影响因素：1.宽长比，2.电流镜管子 的漏源极电压偏差，然而事实上，公式(5)的结论是在忽略NMOS管匪2和NMOS管匪3的阈值电 压的不同得到的，在精确的电流镜电路中，这个影响因子是不能简单忽略的；其中管子的宽 长比通过版图的布局优化可以做到相当小的差别，因此影响电流镜电流精度很大程度上取 决于镜像管的漏源电压差，而在传统电流镜电路中，由于结构上的缺陷，两个镜像管漏源电 压的压差较大，特别是当电源电压出现波动时，会引起电流输出部分镜像管的漏源电压随 之出现较大的变化，导致输出电流严重偏离设计值。
【发明内容】
[0004] 针对现有电流镜镜像管的漏源电压差对输出电流影响大的问题，本发明提供了一 种有效抑制电源电压影响的电流镜，其可有效提高输出电流对电源电压波动的抑制能力， 保证电流精度。
[0005] 其技术方案是这样的，其特征在于:其包括参考电流产生电路、第一镜像电路、第 二镜像电路及电流输出电路，所述参考电流产生电路的输出端连接所述第一镜像电路、第 二镜像电路的输入端，所述第一镜像电路、第二镜像电路的输出端输出至所述电流输出电 路。 其进一步特征在于:所述参考电流产生电路包括PM0S管PM1、匪0S管匪1，所述PM0S管 PM1的栅极接所述匪0S管匪1的漏极，所述PM0S管PM1的源极接电源，所述PM0S管PM1的漏极 接所述NM0S管匪1的漏极;所述NM0S管匪1的栅极接对外端口的偏置电压Vbias，所述NM0S管 匪1的源极接地； 所述第一镜像电路包括PM0S管PM2、匪0S管匪2,所述PM0S管PM2的栅极接所述匪0S管 匪1的漏极，所述PM0S管PM2的源极接电源，所述PM0S管PM2的漏极接所述NM0S管匪2的漏极， 所述NM0S管匪2的栅极接所述NM0S管匪2的漏极，所述NM0S管匪2的源极接地； 所述第二镜像电路包括PM0S管PM3、NM0S管NM7、NM0S管NM8，所述PM0S管PM3的栅极接所 述匪0S管匪1的漏极，所述PM0S管PM3的源极接电源，所述PM0S管PM3的漏极接所述匪0S管 匪7的漏极，所述匪0S管匪7的栅极接所述W0S管匪2的漏极，所述NM0S管匪7的源极接所述 匪0S管匪8的漏极，所述匪0S管匪8的栅极接所述匪0S管匪7的漏极，所述匪0S管匪8的源极 接地； 所述电流输出电路包括NM0S管匪3~NM6，所述NM0S管匪3的栅极接所述NM0S管匪2的漏 极，所述NM0S管匪3的源极接所述NM0S管匪4的漏极，所述NM0S管匪3的漏极接电流输出端口 Ioutl;所述匪0S管匪4的栅极接所述匪0S管匪7的漏极，所述匪0S管匪4的源极接地;所述 匪0S管匪5的栅极接NM0S管匪2的漏极，所述NM0S管匪5的源极接所述NM0S管匪6的漏极，所 述匪0S管匪5的漏极接电流输出端口 Iout2 ;所述匪0S管匪6的栅极接所述匪0S管匪7的漏 极，所述NM0S管NM6的源极接地； 其进一步地， 所述参考电流产生电路包括PMOS管PM1、NMOS管匪1，所述PMOS管PM1的栅极接对外端口 的偏置电压Vbias，所述PMOS管PM1的源极接电源，所述PMOS管PM1的漏极接所述WOS管匪1 的漏极，所述NMOS管匪1的栅极接所述NMOS管匪1的漏极，所述NMOS管匪1的源极接地； 所述第一镜像电路包括PMOS管PM2、匪0S管匪2,所述PMOS管PM2的栅极接所述匪0S管 匪2的漏极，所述PMOS管PM2的源极接电源，所述PMOS管PM2的漏极接所述NMOS管匪2的漏极， 所述NMOS管NM2的栅极接所述NMOS管NM1的漏极，所述NMOS管NM2的源极接地； 所述第二镜像电路包括PMOS管PM7、PM8、NMOS管NM3，所述PMOS管PM7的栅极接所述NMOS 管匪3的漏极，所述PMOS管PM7的源极接电源，所述PMOS管PM7的漏极接所述PMOS管PM8的源 极，所述PMOS管PM8的栅极接所述匪0S管匪2的漏极，所述PMOS管PM8的漏极接所述匪0S管 NM3的漏极，所述NMOS管NM3的栅极接所述NMOS管NM1的漏极，所述NMOS管NM3的源极接地； 所述电流输出电路包括PMOS管PM3~PM6，所述PMOS管PM3的栅极接所述NMOS管NM3的漏 极，所述PMOS管PM3的源极接电源，所述PMOS管PM3的漏极接所述PMOS管PM4的源极，所述 PMOS管PM4的栅极接所述匪0S管匪2的漏极，所述PMOS管PM4的漏极接所述电流输出端口 Ioutl，所述PMOS管PM5的栅极接所述NMOS管匪3的漏极，所述PMOS管PM5的源极接电源，所述 PMOS管PM5的漏极接所述PMOS管PM6的源极，所述PMOS管PM6的栅极接所述匪0S管匪2的漏 极，所述PMOS管PM6的漏极接所述电流输出端口 Iout2。
[0006] 本发明的有益效果是，其通过两组镜像电路的镜像作用，可使电流输出电路镜像 管漏源极电压相等，从而抵消沟道长度调制效应带来的误差，能有效抑制电源电压波动对 输出电流的影响，提高了电流镜的电源抑制比。
【附图说明】
[0007] 图1为传统电流镜电路示意图； 图2为本发明的电路流程图； 图3为本发明的一种实施例的电路示意图； 图4为本发明的另外一种实施例的电路不意图； 图5为传统电流镜电路在电源电压波动时输出电流的仿真波形； 图6为本发明电路在电源电压波动时输出电流的仿真波形。
【具体实施方式】
[0008] 本发明包括参考电流产生电路、第一镜像电路、第二镜像电路及电流输出电路，参 考电流产生电路的输出端连接第一镜像电路、第二镜像电路的输入端，第一镜像电路、第二 镜像电路的输出端输出至电流输出电路。
[0009] 实施例一 如图2、图3所示，参考电流产生电路包括PM0S管PM1、匪0S管匪1，PM0S管PM1的栅极接 NM0S管NM1的漏极，PM0S管PM1的源极接电源，PM0S管PM1的漏极接NM0S管NM1的漏极;NM0S管 匪1的栅极接对外端口的偏置电压Vbias，NM0S管NM1的源极接地;第一镜像电路包括PM0S管 PM2、匪0S管匪2，？]?03管？]\12的栅极接匪03管匪1的漏极，？]\103管?]\12的源极接电源，？]\103管 PM2的漏极接NM0S管匪2的漏极，NM0S管匪2的栅极接NM0S管匪2的漏极，NM0S管匪2的源极接 地;第二镜像电路包括PMOS管PM3、NMOS管NM7、NMOS管NM8，PMOS管PM3的栅极接NMOS管NM1的 漏极，PM0S管PM3的源极接电源，PM0S管PM3的漏极接NM0S管匪7的漏极，NM0S管匪7的栅极接 NM0S管NM2的漏极，NM0S管NM7的源极接NM0S管NM8的漏极，NM0S管NM8的栅极接NM0S管NM7的 漏极，匪0S管NM8的源极接地；电流输出电路包括匪0S管NM3~匪6，匪0S管NM3的栅极接NM0S 管匪2的漏极，匪0S管匪3的源极接匪0S管匪4的漏极，匪0S管匪3的漏极接电流输出端口 Ioutl;匪0S管NM4的栅极接匪0S管匪7的漏极，匪0S管匪4的源极接地;NM0S管匪5的栅极接 匪0S管匪2的漏极，NM0S管匪5的源极接匪0S管匪6的漏极，匪0S管匪5的漏极接电流输出端 口 I out 2;匪0S管匪6的栅极接NM0S管匪7的漏极，匪0S管匪6的源极接地;其中，在电路设计 时，可根据需求增减电流输出端口的数量，也就是在NM0S管匪3和匪5、NM4和匪6之间并联若 干M0S管即可，从而提供给不同电路模块稳定高精度的电流。
[0010] 工作过程中，对外端口的偏置电压Vbias以产生稳定的参考电流，（而在实际电路 中，考虑到版图的布局，经常是把匪0S管匪2分拆为两个匪0S管的串联），通过匪0S管匪7作 用，隔离电源电压对电流输出镜像管的影响，也就是对NM0S管NM8的影响，使NM0S管NM4、 NM6、匪8这三个管子的漏源级电压VDS相等，从而有效抵消沟道长度调制效应和漏极电压不 一致带来的阈值电压不相等的误差，以及根据公式(2)可看出，对同一工艺下的匪0S管，只 要保证栅源极电压V GS和漏源极电压VDS相等，流过匪0S管的电流只与管子的宽长比有关;则 在偏置电压Vbias的作用下，产生基准电流Iref并流过NM0S管匪1，这样与匪0S管匪1串联的 PM0S管PM1上也流过该电流，通过PM0S管PM2和PM3的镜像复制，产生与基准电流Iref成比例 的电流，则流过匪0S管NM2和PM0S管PM2的电流相等，流过NM0S管匪7、NM8和PM0S管PM3的电 流也相等，这样通过调节相应管子的宽长比就能调节输出电流的大小，同时，通过NM0S管 匪3、匪5、匪7的隔离，电源电压的波动对NM0S管匪4、匪6的影响被有效削弱，从而稳定了输 出电流。
[0011] 则假设电源电压为5V时，针对传统电流镜电路和实施例一中电流镜电路的电流输 出端口 lout 1或是Iout2的输出结果进行仿真（因 M0S管尺寸相同，电流输出端口 lout 1或是 Iout2的输出结果均相同）： 传统电流镜电路的仿真结果如图5所示，电源电压在3V到5V之间变化时，其输出电流从 44.61^飘到59.711八； 实施例一中电流镜电路的仿真结果如图6所示，电源电压同样在3V到5V之间变化时，其 输出电流从64. luA飘到66.2uA; 综上，通过传统电流镜电路和实施例一中电流镜电路的电流输出端口的仿真图及仿真 结果得出，实施例一中电流镜电路的输出电流漂浮范围较小，从而具有比传统电流镜电路 更强的抑制能力。
[0012]实施例二 如图4所示，参考电流产生电路包括PM0S管PM1、NM0S管匪1，PM0S管PM1的栅极接对外端 口的偏置电压Vbias，PM0S管PM1的源极接电源，PM0S管PM1的漏极接匪0S管匪1的漏极，NM0S 管匪1的栅极接匪0S管匪1的漏极，匪0S管匪1的源极接地；第一镜像电路包括PM0S管PM2、 NM0S管匪2，PM0S管PM2的栅极接NM0S管NM2的漏极，PM0S管PM2的源极接电源，PM0S管PM2的 漏极接匪0S管匪2的漏极，NM0S管匪2的栅极接NM0S管匪1的漏极，NM0S管匪2的源极接地;第 二镜像电路包括PM0S管PM7、PM8、NM0S管匪3，PM0S管PM7的栅极接匪0S管匪3的漏极，PM0S管 PM7的源极接电源，PMOS管PM7的漏极接PMOS管PM8的源极，PMOS管PM8的栅极接NMOS管匪2的 漏极，PM0S管PM8的漏极接NM0S管NM3的漏极，NM0S管NM3的栅极接NM0S管NM1的漏极，NM0S管 匪3的源极接地；电流输出电路包括PM0S管PM3~PM6，PM0S管PM3的栅极接匪0S管匪3的漏 极，PM0S管PM3的源极接电源，PM0S管PM3的漏极接PM0S管PM4的源极，PM0S管PM4的栅极接 NM0S管匪2的漏极，PM0S管PM4的漏极接电流输出端口 Ioutl，PM0S管PM5的栅极接NM0S管匪3 的漏极，PM0S管PM5的源极接电源，PM0S管PM5的漏极接PM0S管PM6的源极，PM0S管PM6的栅极 接NM0S管匪2的漏极，PM0S管PM6的漏极接电流输出端口 I out 2;其中，在电路设计时，可根据 需求增减电流输出端口的数量，也就是在PM0S管PM3和PM5、PM4和PM6之间并联若干M0S管即 可，从而提供给不同电路模块稳定高精度的电流;且实施例二中的工作原理同实施例一，则 不作详细论述，但是实施例二中电源电压的波动直接作用于PM0S管PM3、PM5和PM7的源极， 则没有任何屏蔽隔离，受电源影响会大一点，所以电源电压的抑制作用会略差于实施例一。
【主权项】
1. 一种有效抑制电源电压影响的电流镜，其特征在于:其包括参考电流产生电路、第一 镜像电路、第二镜像电路及电流输出电路，所述参考电流产生电路的输出端连接所述第一 镜像电路、第二镜像电路的输入端，所述第一镜像电路、第二镜像电路的输出端输出至所述 电流输出电路。2. 根据权利要求1所述一种有效抑制电源电压影响的电流镜，其特征在于:所述参考电 流产生电路包括PMOS管PM1、匪0S管匪1，所述PMOS管PM1的栅极接所述NMOS管匪1的漏极，所 述PMOS管PM1的源极接电源，所述PMOS管PM1的漏极接所述匪0S管匪1的漏极;所述匪0S管 NM1的栅极接对外端口的偏置电压Vbias，所述NMOS管NM1的源极接地。3. 根据权利要求1所述一种有效抑制电源电压影响的电流镜，其特征在于:所述第一镜 像电路包括PMOS管PM2、NMOS管NM2，所述PMOS管PM2的栅极接NMOS管NM1的漏极，所述PMOS管 PM2的源极接电源，所述PMOS管PM2的漏极接所述NMOS管匪2的漏极，所述匪0S管匪2的栅极 接所述NMOS管NM2的漏极，所述NMOS管NM2的源极接地。4. 根据权利要求1所述一种有效抑制电源电压影响的电流镜，其特征在于:所述第二镜 像电路包括PMOS管PM3、NMOS管NM7、NMOS管NM8，所述PMOS管PM3的栅极接NMOS管匪1的漏极， 所述PMOS管PM3的源极接电源，所述PMOS管PM3的漏极接所述NMOS管NM7的漏极，所述NMOS管 匪7的栅极接匪0S管匪2的漏极，所述匪0S管匪7的源极接所述匪0S管匪8的漏极，所述匪0S 管NM8的栅极接所述NMOS管NM7的漏极，所述NMOS管NM8的源极接地。5. 根据权利要求1所述一种有效抑制电源电压影响的电流镜，其特征在于:所述电流输 出电路包括NMOS管匪3~匪6，所述匪0S管匪3的栅极接匪0S管匪2的漏极，所述NMOS管匪3的 源极接所述匪0S管匪4的漏极，所述匪0S管匪3的漏极接电流输出端口 I out 1;所述匪0S管 匪4的栅极接匪0S管匪7的漏极，所述匪0S管匪4的源极接地;所述NMOS管匪5的栅极接匪0S 管匪2的漏极，所述NMOS管匪5的源极接所述匪0S管匪6的漏极，所述匪0S管匪5的漏极接电 流输出端口 I〇ut2;所述NMOS管匪6的栅极接所述匪0S管匪7的漏极，所述匪0S管匪6的源极 接地。6. 根据权利要求1所述一种有效抑制电源电压影响的电流镜，其特征在于:所述参考电 流产生电路包括PMOS管PM1、匪0S管匪1，所述PMOS管PM1的栅极接对外端口的偏置电压 Vbias，所述PMOS管PM1的源极接电源，所述PMOS管PM1的漏极接所述NMOS管NM1的漏极，所述 NMOS管NM1的栅极接所述NMOS管NM1的漏极，所述NMOS管NM1的源极接地。7. 根据权利要求1所述一种有效抑制电源电压影响的电流镜，其特征在于:所述第一镜 像电路包括PMOS管PM2、匪0S管匪2,所述PMOS管PM2的栅极接所述匪0S管匪2的漏极，所述 PMOS管PM2的源极接电源，所述PMOS管PM2的漏极接所述匪0S管匪2的漏极，所述匪0S管匪2 的栅极接NMOS管NM1的漏极，所述NMOS管NM2的源极接地。8. 根据权利要求1所述一种有效抑制电源电压影响的电流镜，其特征在于:所述第二镜 像电路包括PMOS管PM7、PM8、NMOS管匪3，所述PMOS管PM7的栅极接所述NMOS管匪3的漏极，所 述PMOS管PM7的源极接电源，所述PMOS管PM7的漏极接所述PMOS管PM8的源极，所述PMOS管 PM8的栅极接W0S管匪2的漏极，所述PMOS管PM8的漏极接所述W0S管匪3的漏极，所述W0S 管NM3的栅极接NMOS管NM1的漏极，所述NMOS管NM3的源极接地。9. 根据权利要求1所述一种有效抑制电源电压影响的电流镜，其特征在于:所述电流输 出电路包括PMOS管PM3~PM6，所述PMOS管PM3的栅极接NMOS管匪3的漏极，所述PMOS管PM3的 源极接电源，所述PMOS管PM3的漏极接所述PMOS管PM4的源极，所述PMOS管PM4的栅极接NMOS 管匪2的漏极，所述PM0S管PM4的漏极接电流输出端口 Ioutl，所述PM0S管PM5的栅极接所述 NM0S管匪3的漏极，所述PMOS管PM5的源极接电源，所述PMOS管PM5的漏极接所述PMOS管PM6 的源极，所述PMOS管PM6的栅极接所述NM0S管匪2的漏极，所述PMOS管PM6的漏极接电流输出 端口 Iout2。
【文档编号】G05F3/26GK105867518SQ201610333070
【公开日】2016年8月17日
【申请日】2016年5月18日
【发明人】王宇星, 钱英杰, 居吉乔
【申请人】无锡科技职业学院