专利名称：包含双读端口的嵌入式mram的制作方法
技术领域：
本发明涉及数据处理设备中的存储器。
在今天的市场上生产和使用了许多不同的数据处理设备，例如微处理器，微控制器，数字信号处理器(DSP)或类似设备。所有这些数据处理设备使用了各种存储器，例如数据存储器，程序或指令存储器，启动存储器，高速缓冲存储器，控制移位存储器等等。目前，所有这些存储器使用诸如DRAM，SRAM，快闪存储器，ROM，PROM等等的存储器设备。例如，数据和程序存储器通常使用SRAM，ROM或快闪存储器来存储数据和操作系统。尽管SRAM速度非常高，但是易失性的，这意味着在掉电时会丢失数据，因而其应用受到限制。其它类型的存储器通常速度较慢并且有许多存储器需要较多的附加电路，使得成本较高并且体积较大。
因而期望提供克服这些缺点的数据处理设备。
本发明的一个目标是在数据处理设备中提供新的并且得到改进的存储器。
本发明的另一个目标是在数据处理设备中提供新的、得到改进的，有SRAM那么快但是非易失性的存储器。
本发明的另一个目标是在数据处理设备中提供新的、得到改进的，使用双读端口来进一步增强设备速度的存储器。
上述和其它问题至少部分得到解决，并且使用嵌入式MRAM和一个制造设备的方法在处理设备中实现了上述和其它目标。数据处理设备包含一个在半导体芯片上制造的数据处理设备，其中使用在芯片上构造的MRAM单元以便构成芯片上的至少一个存储器，其中包含与数据处理设备通信的数据存储器，程序或指令存储器，启动存储器，高速缓冲存储器和控制移位存储器。
并且，在一个具体的实施例中，数据处理设备包含一个与数据处理设备通信的双组存储器，和连接到数据处理设备和双组存储器以便提供对双组存储器的同时读访问的电路。
参照附图
图1是包含基于本发明的嵌入式MRAM的数据处理设备的模块图；图2是一个基于本发明的双端口MRAM存储器的模块图；图3，4和5是图2的图例中一个模块的各个部分的结构图。
现在参照图1，其中示出了一个数据处理器10的简化模块图，该处理器包含基于本发明的嵌入式MRAM存储器。在本说明书中，术语“MRAM”表示磁性随机访问存储器并且在此被定义成包含所有近来开发出的薄膜磁性存储器单元，其中包含磁性隧道效应结(MTJ)，巨磁共振单元(GMR)，和被一个电导体或电绝缘体分隔的薄磁膜结。在下面指出的专利申请中描述了这些种MRAM的例子，本文参考引用了这些专利申请。美国专利5，702，831号，标题为“铁磁性GMR材料”，1997年12月30日授权；美国专利5，732，016号，标题为“磁性随机访问存储器中的存储器单元结构及其构造方法”，1998年3月24日授权；美国专利5，702，831号，标题为“多层磁隧道效应结存储器单元”，1998年3月31日授权。
数据处理器10可以是任何在半导体芯片上构造的处理设备，例如微处理器，微控制器，数字信号处理器(DSP)，或类似设备。数据处理器10包含(除其它之外)一个程序控制器11，该控制器接收各种输入，其中包含电源Vdd和Vss，一个时钟输入(clk)和一个工作程序的各种“中断”。数据处理器10还包含一个数据逻辑单元(ALU)12，正如本领域中已知的，该单元使用数据进行各种操作。
一个外部总线接口单元(EBIU)13通过一个与外部设备(未示出)相连的总线14从一个外部源接收数据和其它指令(例如‘读’或‘写’指令)。接口单元13通过各种内部总线被连接到一个数据MRAM15，一个程序MRAM 16和一个引导MRAM 17。这些单元均完成本领域中已知的任务，例如数据MRAM 15存储通过接口总线13引入的数据，程序MRAM 16包含命令或控制数据处理器10的操作的程序，引导MRAM 17控制数据处理器10的启动。接口总线13也被连接到程序控制器11和一个内部总线接口单元(IBIU)18。各种其它单元被连接到总线和网络以执行各种任务，例如一个地址生成单元(AGU)10和I／O(输入／输出)接口与端口20。
通常在一个单独的半导体芯片上构造所有上述单元和接口(尽管一些小部件可以连在芯片外部)，其中包含上述各种存储器，以及其它应用数据处理器中的附加存储器。在数据处理器10中，所有各种存储器均是如上述各个专利申请所述的方式构造的MRAM。由于所有嵌入式存储器(例如数据MRAM 15，程序MRAM 16，和引导MRAM 17)均具有相同类型，因而大大简化了构造或生产过程。并且，由于MRAM的速度和SRAM一样快并且不易失，所以可以从根本上提高数据处理器10的速度。由于SRAM是易失性的，在需要固定或半固定存储的情况下(例如程序存储器)不能使用SRAM，并且在许多情况下必须使用较慢的存储器，从而在根本上降低了操作速度。并且，MRAM允许开发阶段和生产阶段都可以使用相同的处理器。否则会在开发阶段使用基于快闪或基于ROM的处理器，而后在生产时把快闪／ROM转换成SRAM。
现在参照图2，其中以简化模块图的形式图解了一个双读端口MRAM 30。MRAM 30包含一个左MRAM单元组31(也被称作低地址空间)和一个右MRAM单元组32(也被称作高地址空间)，其中通过行和列可以对各个MRAM单元单独编址。一个行源35通过一个行多路复用器36被连接到左组31中MRAM单元行的一端，并且通过一个行多路复用器37被连接到右组32中MRAM单元行的一端。左组31具有一个被连接到MRAM单元行的另一端的行汇点(sink)40，右组32具有一个被连接到MRAM单元行的另一端的行汇点41。行多路复用器36通过一个行解码器44接收地址输入，该解码器从一个地址空间选择器45接收一个在并行线上被指定为a1j的地址。类似地，行多路复用器37通过一个行解码器46接收地址输入，该解码器从一个地址空间选择器45接收一个在并行线上被指定为a2j的地址。
一个列或位线源／汇点51通过一个列多路复用器52被连接到左组31中MRAM单元列的一端(图2中的低端)，左组31中单元列的另一端被连接到一个第二列或位线源／汇点53。类似地，一个列或位线源／汇点54通过一个列多路复用器55被连接到右组32中MRAM单元列的一端(图2中的低端)，右组32中单元列的另一端被连接到一个第二列或位线源／汇点56。列多路复用器52通过一个列解码器57接收地址输入，该解码器从一个地址空间选择器45接收一个在并行线上被指定为a1(i-j)的地址。类似地，列多路复用器55通过一个列解码器58接收地址输入，该解码器从一个地址空间选择器45接收一个在并行线上被指定为a2(i-j)的地址。
在表示成XDB1和XDB2的双端口或线路上可以得到从MRAM 30输出的数据。通过列多路复用器52以并行方式通过多个放大器60提供来自左组31的数据并且提供到第一和／或第二受控输出缓冲区61和62。受控输出缓冲区61向输出线路XDB1提供输出数据并且受控输出缓冲区62向输出线路XDB2提供输出数据。通过类似方式，通过列多路复用器55以并行方式通过多个放大器63提供来自右组32的数据并且提供到第一和／或第二受控输出缓冲区64和65。受控输出缓冲区64向输出线路XDB1提供输出数据并且受控输出缓冲区65向输出线路XDB2提供输出数据。通过一个由表示为71的导线上的表示为70的单元提供的使能信号打开或激活受控输出缓冲区61和64。通过一个由表示为72的导线上的表示为70的单元提供的使能信号打开或激活受控输出缓冲区62和65。
单元70被图解成图2中的一个单独模块，但实际上可以被认为是地址空间选择器45的一部分。为了说明问题，假定MRAM 30合并到一个数字信号处理器(DSP)中，单元70从DSP核心(未示出)接收两个信号XR1P和XR2P，以及一个读／写信号。并且，地址空间选择器45接收两个输入信号XAb1，XAb2，并且向行解码器44，46和列解码器57，58提供信号a1i，a2i。并且，单元70根据处理信号XR1P和XR2P和一个其从内部提供给地址空间选择器45的“读”信号产生六个信号XR1，XR2，XR3a，XR3b，XR4a，XR4b。接着地址空间选择器45使用来自单元70的六个信号根据输入信号XAb1和XAb2产生地址信号a1i，a2i。
现在参照图3，其中图解了单元70的一个逻辑电路的结构图。逻辑电路75根据输入信号XR1P和XR2P产生四个不同的定时信号A，B，C和D。如图4所示，在一个逻辑电路76中使用定时信号A，B，C，D和一个“读”信号产生定时信号XR1，XR2，XR3a，XR3b，XR4a，XR4b，这些信号被提供给地址空间选择器45。如图5的结构图所示，六个定时信号被用来操作FET开关，这些开关根据地址信号a1i，a2i通过锁存器向地址线提供输入信号XAb1和XAb2。
在下面的表格中示出了这种定时的结果。
读表格
写表格
可以发现，在“读”模式中，当XAb1表示的地址处于存储器组31中并且XAb2表示的地址处于存储器组32中时，会读或处理存储器组31中的指定地址或位置，并且同时会读或处理存储器组32中的指定地址或位置。反之也成立，即当XAb1表示的地址处于存储器组32中并且XAb2表示的地址处于存储器组31中时，会读或处理存储器组32中的指定地址或位置，并且同时会读或处理存储器组31中的指定地址或位置。当XAb1和XAb2均表示存储器组31或存储器组32中的地址时，这意味着两个地址输入均访问相同的存储器组。由于不能同时访问单个存储器核心中的两个地址，所以DSP核心自动插入一个等待状态并且先执行XAb1读，然后再执行XAb2读。在XMRAM内部当两个访问均在组31中时，C激活变成高电平并且接着XR3a，XR3b激活变成高电平，其中相对于XR3a，XR3b被延迟一个指令周期。这允许首先进行XAb1访问并且接着进行XAb2访问。当两个访问均在组32中时会发生类似的过程。另一方面，一次只在一个存储器组上进行编程。但由于一个编程序列中的时间不太关键，在编程中使用一个普通时间不对用户产生影响。
这样，在同时访问指令和数据方面至少在DSP，微控制器或微处理器中可以实现很大的速度优势。并且，公开了数据处理设备中新的，得到改进的存储器，该存储器速度和SRAM一样快，不易失并且可以被嵌入到一个半导体芯片中以构成所有涉及数据处理设备的存储器。
尽管我已经示出并描述了本发明的具体实施例，但本领域的技术人员将会作出进一步的修改和改进。因而我期望能够理解，本发明不仅限于所示的具体形式，并且我在所附权利要求书中覆盖了不偏离本发明宗旨和范围的所有修改。
权利要求
1．具有嵌入式MRAM的处理设备，其特征在于在一个半导体芯片上制造的一个数据处理设备(10)；在所述芯片上构造的MRAM单元，用作与数据处理设备通信的数据存储器(15)，程序或指令存储器(16)，启动存储器(17)，高速缓冲存储器和控制移位存储器(11)中的至少一个。
2．如权利要求1所述的具有嵌入式MRAM的处理设备，其中MRAM是薄膜磁性存储器单元，其中包含磁性隧道效应结(MTJ)，巨磁共振单元(GMR)，和被一个电导体或电绝缘体分隔的薄磁膜结。
3．如权利要求1所述的具有嵌入式MRAM的处理设备，其中MRAM单元被构造成一个数据存储器和一个指令存储器，并且数据和指令存储器包含提供双端口读功能的电路以便向数据处理设备同时提供数据和指令读输出。
4．具有嵌入式MRAM的处理设备，其特征在于一个在半导体芯片上制造的数据处理设备(10)；在该芯片上构造以构成一个与数据处理设备通信的双组存储器的MRAM单元(31，32)；连接到数据处理设备和双组存储器以便提供对双组存储器的同时读访问的电路。
5．如权利要求4所述的具有嵌入式MRAM的处理设备，其中双组数据存储器包含一个具有一个输出端口的可编址第一存储器组和一个具有一个输出端口的可编址第二存储器组，并且电路包含第一、第二地址输入和同时分别把第一和第二地址输入上的第一和第二地址传送到第一和第二可编址存储器组的逻辑。
6．制造数据处理设备的方法，其特征在于包括步骤在一个半导体芯片上制造一个数据处理设备(10)；在该芯片上制造用作与数据处理设备通信的数据存储器(15)，程序或指令存储器(16)，启动存储器(17)，高速缓冲存储器和控制移位存储器(11)中的至少一个的MRAM单元。
7．如权利要求6所述的制造数据处理设备的方法，其中在芯片上制造MRAM单元的步骤包含在芯片上构造一个可编址双组数据和指令存储器。
8．如权利要求7所述的制造数据处理设备的方法，其中在芯片上制造一个可编址双组数据和指令存储器的步骤包含在芯片上构造包含第一和第二输入的逻辑和同时分别把第一和第二地址输入上的第一和第二地址传送到第一和第二可编址存储器组的逻辑。
9．如权利要求7所述的制造数据处理设备的方法，其中在芯片上制造MRAM单元的步骤包含根据MRAM单元在芯片上构造所有存储器。
全文摘要
具有嵌入式MRAM的处理设备,和一个构造方法,其中包含一个在一个半导体芯片上制造的数据处理设备(10),其中使用在芯片上构造的MRAM单元以便构成芯片上的全部存储器。其中包含与数据处理设备(10)通信的双组存储器(31,32)和连接到数据处理设备与双组存储器以便提供对双组存储器的同时读访问的电路。
文档编号G06F15/78GK1293405SQ0013142
公开日2001年5月2日 申请日期2000年10月18日 优先权日1999年10月19日
发明者彼德·K·那基 申请人:摩托罗拉公司