专利名称：提升总线效率的管路式sdram存储器控制器与控制方法
技术领域：
本发明是关于一存取存储器资料的存储器控制器，特别关于是在高度集积系统中利用管路式发布指令对同步动态随机存取存储器(SDRAM)存取，借以使总线效率最佳化的存储器控制器与控制方法。
近来电脑的功能越来越强大而速度也越来越快。随着超大规模集成电路(VLSI)集积度的增加，系统单芯片(System On Chip，S.O.C)变成可行的设计方式。举例来说，个人电脑中的芯片组可以利用共享存储器架构将北桥(North Bridge)和VGA功能整合在单一芯片中，使北桥和VGA使用同一系统存储器。在这种方式中，存储器子系统以多任务存取(CPU要求和VGA要求)并以多任务模式在操作。很显然地，存储器资料处理的能力会决定整个系统的效能。
大部分DRAM都支持各种存取模式，例如页模式和各种高速再生和预充电方式。其中，页模式和静态行(static column)模式有助于减少等待时间(也就是CPU闲置让存储器跟上CPU的时间)。另一种减少等待时间的技术是将DRAM分成多重区段(multi-banks)。SDRAM具有一个重要的特征是可以支持随机读写存取，因此某一区段可以在其它区段做读写存取时，同时进行活化(activate)的动作；也就是多区段乒乓存取(ping-pong access)。
图1显示在SDRAM架构和特征中，传统SDRAM的典型区块图。SDPAM的中心部份为存储单元阵列100，而通常，在每个SDRAM芯片中具有二或四个存储单元阵列或称区段(bank)。每个位独立储存在指定区段中由列地址和行地址寻址的存储单元。因此，存储器控制器接受CPU或VGA存储要求所提供的存储地址被分成两个部份，即列地址和行地址。列地址解码器110和行地址解码器120用来解码相对应的地址。这两个地址在/PAS和/CAS讯号启动时被读入列位置缓冲器和行地址缓冲器。
所有的存储指令，在/CS讯号启动(asserted)且参考时钟产生器130的时钟处于上升边缘时，由/PAS，/CAS和/WE这些讯号的状态所定义。指令解码器和控制逻辑150根据模式记录处理器140的状态和输入的存储指令来控制每个内部区块的操作。操作模式、/CAS等待时间(latency)、猝发型态(burst type)和猝发长度(burst length)在DRAM初始化期间由模式暂存组(mode register set，MRS)所定义。
关于存储器的资料读取，资料控制电路160由寻址的存储单元阵列100输出储存资料；因此，感应放大器放大资料并根据/DQM讯号所决定的闩锁电路170将其传送到输入/输出缓冲器180。然后缓冲器经由资料接脚提供资料给资料总线。至于存储器的资料写入，由资料总线来的资料根据/DQM闩锁到输入/输出缓冲器，然后由感应放大器放大并转送给寻址的存储单元阵列储存。
由SDRAM的动作，可以归纳出基本存储器控制器的三个执行工作将CPU或VGA存储要求的地址解码成列和行地址、正确地启动控制讯号(/CS，/RAS，/CAS，/WE。/DQM)、以及传送写入资料和接受读取资料。
根据设计的不同，SDRAM的控制方法有许多种。举例来说，在完成存储器存取后，是否预充电该活化页(activated page)都会影响控制方式。已活化页是指已经完成寻址列活化指令(ACT)，并维持在列启动状态，等待下一个读写指令。每当执行该页的预充电后，任何后续的存储器存取在发出读写指令前，即使位在同一页，都必须发出新的活化指令。另一方面，如果该页仍继续维持在活化状态，当后续读写存取为页命中周期(hit cycle)时，就可以节省活化时间。页命中是指目前的存取位于已活化页中。然而，如果后续读写存取为页失误周期(miss cycle)时，就必须先预充电已活化页，然后再活化所需页，这样会造成时间上的延迟。所谓的页失误周期是指目前的存储器存取周期位于相同区段(BANK)但与已活化页不同列。另外，所谓的列空乏周期是指位于所有列都是闲置状态区段中的存储器存取周期。对于列空乏周期，在发出RD/WRT指令前必须先活化目标页。
SDRAM另一改进资料频宽的特征是SDRAM支持随机列读/写存取；也就是多区段乒乓存取。这表示某一区段可以在其它区段做读写存取时，同时来做活化或预充电的动作。利用这个特征，在避免指令总线和资料总线发生冲突的状况下，可以利用管路式或重迭发出指令给不同区段，而达到更有效率地使用总线。这是改善存储存取功能的重要因素，因为资料总线的效率与资料频宽有密切的关系。
因此，本发明的目的在于提出一种提升总线效率的管路式SDRAM存储器控制器与控制方法，在高度集积的系统中，存储器子系统可以由多个装置存取并以多任务模式操作，该管路式方法和装置来提升DRAM总线效率借以获得最大资料频宽。
本发明的目的可以通过以下措施来达到一种提升总线效率的管路式SDRAM存储器控制方法，包含下列步骤当有存储器存取要求时，由存储器要求优先顺序决定单元选择具最高优先的要求作为许可要求；解码前述许可要求的地址成列地址和行地址；产生前述许可要求的适当指令并分类成背景指令和/或前景指令；产生一累加周期ID并指定给每个前述许可的存取要求；将背景指令和/或前景指令及所需资讯分别推入背景伫列和前景伫列；以及当符和背景条件或前景条件时，以管路式的方式发出指向的背景指令或前景指令至指令总线。
一种提升总线效率的管路式SDRAM存储器控制器，具有一存储器要求优先顺序决定单元，是接收由装置传来的要求并决定该要求的优先次序以送出一具最优先的许可要求；一页控制器，是接受前述许可要求并监控DRAM模块内部状态；一指令产生器，是根据前述页控制器的结果产生背景指令和/或前景指令，以及产生所需资讯；一背景伫列，储存前述背景指令和前述所需资讯；一前景伫列，储存前述前景指令和前述所需资讯；一背景有限状态控制器，当符合背景条件时由前述背景伫列发出背景指令给DRAM界面；以及一前景有限状态控制器，当符合前景条件时由前述前景伫列发出前景指令给DRAM界面。
发明相比现有技术具有如下优点在接收一存储器存取要求之后，存储器要求优先顺序决定单元用来决定存取要求的次序，然后根据SDRAM内部状态产生对应的存储指令。根据存储器指令的特征，所有的存储器指令可分成背景指令和前景指令，并分别储存在背景伫列和前景伫列中。前景指令包括与资料传送有关的存储器读取和写入指令。背景指令是其它SDRAM指令，用来起始、再生和读/写前的准备动作如预充电和活化指令。当伫列中即将执行的指令符合所有需求条件时，在最快允许时间内发出这指令到DRAM总线。由于背景指令与资料无关，因此可以在资料总线忙线但是指令总线空闲期间发出；也就是背景指令可以和前景指令相重迭。因此，经由使用背景伫列和前景伫列的架构，可以管路式的发出存储指令到DRAM总线以获得最大总线效率。在最佳状态时，背景存取可以完全隐藏在前景存取下，且DRAM总线则一直进行资料传送。而且，本发明不只适用于传统SDRAM也适用于目前的主流动态随机存储器(DRAM)产品，如传统SDRAM，VC SDRAM和DDR SDRAM。
本发明下面将结合附图及实施例作进一步详述附图的简要说明图1是典型SDRAM架构的区块图。
图2是本发明架构的功能区块图。
图3是本发明流程图。
图4传统方法功能的时序图。
图5本发明功能的时序图。
图号编号200~桥接模块200~CPU220~外部图形装置230~内部图形引擎240~PCI装置250~存储器控制器252~存储器要求优先顺序决定单元254~页控制器&指令产生器256~背景伫列258~前景伫列
260~背景伫列FSM控制器262~前景伫列FSM控制器270~SDRAM模块图2显示本发明PC架构系统中的区块图。一桥接模块(BridgeModule)200连接CPU210、一外部图形装置220、PCI装置240、和主存储器270，例如SDRAM模块。其中，存储器控制器(memorycontroller)250整合在桥接模块200中，并接受其它装置的存储器存取要求，如CPU210、外部VGA220、内部VGA230和可主动要求存储器的周边装置。存储器控制器250具有一存储器要求优先顺序决定单元252、一页控制器和指令产生单元254、一背景伫列(BackgroundQueue，BQ)256、一前景伫列(Foreground Queue，FQ)258、一背景伫列有限状态机(BQ Finite State Machine，BQ FSM)控制器260和一前景伫列有限状态机(FQ FSM)控制器262。这些单元间的连接如图2所示。
存储器要求优先顺序决定单元252决定所有存储器要求的优先次序以确保存取要求符合潜在需求，而存取要求的优先次序是根据此要求的特征和对频宽的需求来决定。在决定存取要求优先次序之后，符合的要求被送到页控制器和指令产生单元254。
页控制器和指令产生单元254有两个主要功能，第一是判断目前的存取要求是页命中周期或页失误周期，以产生适当的存储器指令。第二是解码列地址和行地址。由于SDRAM模块270支持乒乓区段存取，也就是其它区段存取时，某一区段可被活化或预充电，根据这个特性，所有的存储指令可被分成两类，包括背景指令和前景指令，以是否涉及资料的传输作为分类的标准。背景指令包含有模式暂存组(Moderegister set，MRS)指令、活化(Activate，ACT)指令、预充电(Precharge，PRE)指令和再生(Refresh，REF)指令；而前景指令包含有读取(Read，RD)指令和写入(Write，WRT)指令。然后，根据指令类型将指令送到相对应的背景伫列BQ或前景伫列FQ中。MRS指令和REF指令只在系统启动和周期再生周期时执行，本说明书中只说明ACT、PRE、RD和WRT指令间的关系。
当前景伫列FQ或背景伫列BQ中即将执行指令符合相关限制时，背景伫列FSM控制器或前景伫列FSM控制器，会在第一允许时间发出指令给DRAM总线。而且，只要指令符合所需限制，背景指令可与前景指令重迭地发出指令。
图3显示本发明存储器控制器的控制流程。其控制步骤如下步骤300闲置状态。
步骤302侦测是否有任何的存储器存取要求。如果有存储器存取要求时，跳到步骤304；否则跳回步骤300。
步骤304侦测前景伫列FQ258或背景伫列BQ256是否已满。如果前景伫列FQ258或背景伫列BQ256已满，重复该步骤直到相关的FSM控制器260或262推出所指向的指令；若前景伫列FQ258或背景伫列BQ256未满则跳到步骤306。
步骤306由存储器要求优先顺序决定单元252决定最优先的存储器存取要求，并解码存储地址成列地址RA和行地址CA。跳到步骤312。
步骤312与闩锁的列地址做比较，决定是否为页命中周期。如果是页命中周期，跳到步骤314，否则跳到步骤320并更新闩锁的列地址和相关的状态。
步骤314编码指令，包括RD/WRT指令，并跳到步骤340。
步骤320侦测所需存储器阵列是否为闲置状态。如果所需区段为闲置状态时，为列空乏周期，跳到步骤322；否则，为页失误周期，跳到步骤324。
步骤322编码指令，包括ACT和RD/WRT指令，然后跳到步骤340。
步骤324编码指令，包括PRE、ACT和RD/WRT指令，然后跳到步骤340。
步骤340将所有产生的指令、列地址RA和行地址CA与所需资讯如区段资讯、周期ID、次序ID、次序旗标和存取长度等放到对应的FQ258和背景伫列BQ256。然后同时执行步骤352和步骤362。
步骤352侦测背景伫列BQ256是否是空的。如果背景伫列BQ256是空的，重复这个步骤，否则跳到步骤354。
步骤354侦测是否满足所有背景伫列限制。如果是，跳到步骤356；否则重复该步骤。
步骤356发出背景伫列指令给DRAM总线，并跳回步骤352。
步骤362侦测前景伫列FQ258是否是空的。如果前景伫列FQ258是空的，重复该步骤；否则跳回步骤364。
步骤364侦测是否满足所有的前景伫列FQ限制。如果是，跳到步骤366；否则重复该步骤。
步骤366发出前景伫列指令给DRAM总线，并跳回步骤362。
在步骤356和366中，背景伫列和前景伫列FSM控制器控制何时发出指令给DRAM总线。背景伫列和前景伫列FSM控制器在下列条件满足时立即分别发出指令给DRAM总线。
背景指令的需求限制为1.背景伫列不是空的。如果背景伫列是空的，背景伫列FSM维持闲置状态。
2.必须符合即将执行背景指令的所有相关SDRAM AC时钟限制。举例来说，发出预充电指令时，tRAS(ACT到PRE期间)和tWR(写入回复时间)必须满足。需求的限制是根据指令类型而定。
3.在时钟处于上升边缘时，指令总线是可以使用的。也就是说，当即将发出背景指令给DRAM界面时，时钟处于上升边缘时的指令总线不能被前景伫列FSM所占据。
4.如果即将执行的背景指令为预充电指令时，不能终止正在进行中的有用资料传送。由于预充电指令可以在发出PRE指令时终止读取或写入周期，所以，即将被预充电的页，必须已经完成先前读取或写入存取的有用资料传送。
5.如果即将执行的背景指令为预充电指令，必须符合次序管理的限制。
前景指令的需求限制为1.前景伫列不是空的。如果前景伫列是空的，前景伫列FSM维持闲置状态。
2.必须符合即将执行前景指令所有相关的SDRAM AC时钟限制。举例来说，发出读/写指令时，tRCD(ACT到RD/WRT延迟时间)必须符合。需求的限制是根据指令类型而定。
3.在时钟处于上升边缘时，指令总线和资料总线是可以使用的。也就是说，当即将发出前景指令给DRAM界面时，时钟处于上升边缘时的指令总线不能被背景伫列FSM所占据。而且，资料总线在所需时间期间必须空出来让前景指令传送读取或写入资料。也就是不能和前一个前景指令的读取或写入资料相冲突。
4.即将执行的前景指令不能终止先前进行中有用资料的传送。指令执行的次序问题可能会造成不正确的DRAM操作。由于背景指令与资料无关，因此可以在资料总线正使用中但指令总线空闲时发出；也就是，背景指令可以与前景指令重迭，换言之，背景伫列FSM和前景伫列FSM管路式地发出指令给DRAM总线。但在某些条件时，背景指令不能预先执行，否则前景指令将无法正确工作。因此，在发出背景指令之前，必须检查伫列的前景指令次序。
本发明的次序管理说明如下。当产生一存储要求时，会给予该要求一个累加的周期ID。在解码相关指令之后，在送入伫列时，不论背景指令或前景指令都赋予相同周期ID来辨别。当出现执行次序问题时，也就是尝试预充电于即将会被伫列的前景读/写指令所存取的已活化页时，当背景指令送入BQ时必须设定次序旗标和记录次序ID。即将送入的预充电指令的次序ID，需与存取相同区段作为伫列前景指令的最大周期ID相等。因此，具有效次序旗标背景指令，必须等到所指向的前景伫列指令的周期ID大于背景指令的次序ID时，才能被发出。
举例来说，一个存储存取具有三个存取周期，且开始时前景伫列FQ和背景伫列BQ是空的。周期1为区段A的页命中写入周期，周期2为区段A的页命中读取周期，而周期3为区段A的页失误写入周期。前景伫列FQ258和背景伫列BQ256如表1所示。由于周期1和周期2为页命中周期，WRT和RD指令同时编码并送入前景伫列FQ的位置1和位置2。然而，周期3为页失误周期而产生的指令为区段A的PRE指令、区段A的ACT指令和WRT指令。其中区段A的PRE指令和区段A的ACT指令送入背景伫列BQ的位置1而区段A的WRT指令送入前景伫列FQ位置3。
在这情形中，背景伫列BQ位置1无法在FQ位置2(周期2)完成之前执行。否则，周期2会读取到由非所需之页所提供的资料(从BQ位置1、周期3的活化页中)。然而，如果不考虑这种次序问题，区段A的PRE指令和区段A的ACT指令可能会在完成前景伫列FQ位置1之后，立刻发出，因那时背景伫列BQ位置1的其它所有限制都已经符合。因此，在发出PRE指令前，需检查所有伫列前景指令的次序问题。本发明在处理伫列次序限制中，使用三个额外的资料栏位，包括周期ID、次序ID和次序旗标来解决次序问题。在上面这个例子中，送入背景伫列时，周期3的PRE指令伴随有效的次序旗标和次序ID(2)。即使所有的限制都符合，PRE指令无法在具有周期ID(2)的前景指令完成前被发出。使用这个简单的机制，可以解决次序问题。
表1.背景伫列BQ和前景伫列FQ次序范例
图4和图5是本发明和现有存储器控制方法间DRAM总线的简单功能比较。图4是现有方法SDRAM的操作时序图，其没有支持乒乓区段存取且只有一个主动区段。图5是本发明SDRAM操作的时序图，其支持乒乓区段存取并具有多个主动区段。在要求次序中包含八个存储周期，包括区段0列1的猝发读取(BR(b0p1))、区段1列1的猝发读取(BR(b1p1))、区段0列1的单一写入(SW(b0p1))，区段1列1的单一写入(SW(b1p1))、区段2列2的双重读取(DR(b2p2))、区段3列2的猝发读取(BW(b3p2))、区段0列2的单一写入(SW(b0p2))、和区段1列2的猝发写入(BW(b1p2))。AC时钟限制为CL(CAS等待时间)为3T、tRAS(ACT到PRE期间)为6T、tRP(PRE到ACT期间)为3T、tRCD(ACT到RD/WRT延迟时间)为3T、和tRRD(ACT到ACT期间)为2T。
如图4所示，根据传统方法的时序图需要8个ACT指令、7个PRE指令、3个BR指令、3个SW指令、1个DR和1个BW指令。总共需要76T来完成要求周期。由于传统方法只支持一个主动区段而没有乒乓区段存取，所以指令是根据AC时钟限制逐步执行。
如图5，所需的指令为6个ACT指令、2个PRE指令、3个BR指令、3个SW指令、1个DR指令和1个BW指令。由于这方法支持多个主动区段和乒乓区段存取，要求次序可以分成页命中、页失误周期和列空乏周期。在页命中周期时不需要发出PRE和ACT指令，而在闲置状态页时不需要发出PRE指令；因此只需要2个PRE和6个ACT。此外，所有指令都伴随一个周期ID，背景指令PRE(7)伴随次序旗标和次序ID(3)，而背景指令PRE(8)伴随一个次序旗标和次序ID(4)。这两个背景指令无法在具有周期ID(3)和(4)的相关前景指令之前发出。
这一串存储器存取共有8个周期，包括周期1为区段0的列空乏读取周期、周期2为区段1的列空乏读取、周期3为区段0的页命中写入、周期4为区段1的页命中写入、周期5为区段2的列空乏读取、周期6为区段3的列空乏读取、周期7为区段0的页失误写入、和周期8为区段1的页失误写入。在产生指令之后，形成表2之前景伫列FQ和背景伫列BQ。
在本发明方法中，只需要34T来完成周期。利用管路式发出指令，和把活化和预充电指令与执行中的资料传送指令重迭，总线效率因此大大提高。
表2.背景伫列BQ和前景伫列FQ的次序范例
虽然本发明参考范例来说明，但是并不限于此范围。本发明实施例，和范例熟于此技艺者所进行的各种变更和组合都包含在本范围内。
权利要求
1.一种提升总线效率的管路式SDRAM存储器控制方法，其特征是包含下列步骤当有存储器存取要求时，由存储器要求优先顺序决定单元选择具最高优先的要求作为许可要求；解码前述许可要求的地址成列地址和行地址；产生前述许可要求的适当指令并分类成背景指令和/或前景指令；产生一累加周期ID并指定给每个前述许可的存取要求；将背景指令和/或前景指令及所需资讯分别推入背景伫列和前景伫列；以及当符和背景条件或前景条件时，以管路式的方式发出指向的背景指令或前景指令至指令总线。
2.如权利要求1所述的提升总线效率的管路式SDRAM存储器控制方法，其特征是其中前述背景指令包括模式暂存集指令、活化指令、预充电指令和再生指令。
3.如权利要求1所述的提升总线效率的管路式SDRAM存储器控制方法，其特征是其中前述前景指令包括读取指令和写入指令。
4.如权利要求1所述的提升总线效率的管路式SDRAM存储器控制方法，其特征是其中前述所需资讯包括前述列地址、前述行地址、前述周期ID、次序ID、次序旗标、区段资讯和存取长度。
5.如权利要求4所述的提升总线效率的管路式SDRAM存储器控制方法，其特征是其中前述次序ID是使用于背景指令，且当一背景指令的次序ID相等于储存在前述前景伫列且存取相同区段的前景指令的最大周期ID时，发出该背景指令。
6.如权利要求4所述的提升总线效率的管路式SDRAM存储器控制方法，其特征是其中当即将放入的背景指令为一预充电已活化页的指令，且该已活化页至少由一个存取周期ID小于该背景指令的次序ID的伫列前景指令所存取时，该将放入的背景指令的次序旗标设定成有效。
7.如权利要求5所述的提升总线效率的管路式SDRAM存储器控制方法，其特征是其中前述背景指令执行条件为前述背景伫列不是空的；前述指令总线不为前景指令所占据；前述背景指令符合所有DRAM AC时钟；所指向的背景指令不会中断进行中的资料传送；以及所指向的背景指令具有效的次序旗标时，该指向的背景指令需符合次序管理。
8.如权利要求7所述的提升总线效率的管路式SDRAM存储器控制方法，其特征是其中前述次序管理为所指向的具有效次序ID的背景指令只有在所指向的前景指令的周期ID大于该指向的背景指令的次序ID时才会发出。
9.如权利要求5所述的提升总线效率的管路式SDRAM存储器控制方法，其特征是其中前述前景指令执行的条件为前述前景伫列不是空的；前述指令总线不为背景指令所占据；前述前景指令符合所有DRAM AC时钟；以及所指向的前景指令不会中断进行中的资料传送。
10.如权利要求1所述的提升总线效率的管路式SDRAM存储器控制方法，其特征是其中对于存取要求相同的背景指令和前景指令具有相同的周期ID。
11.一种提升总线效率的管路式SDRAM存储器控制器，其特征是具有一存储器要求优先顺序决定单元，是接收由装置传来的要求并决定该要求的优先次序以送出一具最优先的许可要求；一页控制器，是接受前述许可要求并监控DRAM模块内部状态；一指令产生器，是根据前述页控制器的结果产生背景指令和/或前景指令，以及产生所需资讯；一背景伫列，储存前述背景指令和前述所需资讯；一前景伫列，储存前述前景指令和前述所需资讯；一背景有限状态控制器，当符合背景条件时由前述背景伫列发出背景指令给DRAM界面；以及一前景有限状态控制器，当符合前景条件时由前述前景伫列发出前景指令给DRAM界面。
12.如权利要求11所述的提升总线效率的管路式SDRAM存储器控制器，其特征是其中前述背景指令具有模式记录设定指令、活化指令、预充电指令和再生指令。
13.如权利要求11所述的提升总线效率的管路式SDRAM存储器控制器，其特征是其中前述前景指令具有读取指令和写入指令。
14.如权利要求11所述的提升总线效率的管路式SDRAM存储器控制器，其特征是其中前述所需资讯包括列地址、行地址、区段资讯、存取长度、周期ID、次序ID和次序旗标。
15.如权利要求14所述的提升总线效率的管路式SDRAM存储器控制器，其特征是其中前述背景指令执行的条件为前述背景伫列不是空的；前述指令总线不为前景指令所占据；前述背景指令符合所有DRAM AC时钟；所指向的背景指令不会中断进行中的资料传送；以及所指向的背景指令具有效的次序旗标时，该指向的背景指令需符合次序管理。
16.如权利要求15所述的提升总线效率的管路式SDRAM存储器控制器，其特征是其中前述次序管理为所指向的具有效次序ID的背景指令只有在所指向的前景指令的周期ID大于该指向的背景指令的次序ID时才会发出。
17.如权利要求11所述的提升总线效率的管路式SDRAM存储器控制器，其特征是其中前述背景指令执行的条件为前述前景伫列不是空的；前述指令总线不为背景指令所占据；前述前景指令符合所有DRAM AC时钟；以及所指向的前景指令不会中断进行中的资料传送。
全文摘要
本发明提出一种提升总线效率的管路式SDRAM存储器控制器与控制方法。所有的存储器指令,根据是否与资料有关,分成背景指令和前景指令。当所指向的背景指令或前景指令符合所有需求限制时,控制器在最快时间发出指令给DRAM总线。背景伫列和前景伫列有限状态机(FSM)控制器除了总线被占据和受次序管理限制之外均独立工作。换句话说,背景指令和前景指令以管路式或重迭方式工作,来得到最佳的总线使用效率。
文档编号G06F13/18GK1376979SQ0110994
公开日2002年10月30日 申请日期2001年3月26日 优先权日2001年3月26日
发明者黄勃为, 李明宪, 张惠能, 陈昭宇, 朱遂昕 申请人:矽统科技股份有限公司