专利名称：时钟脉冲切换结构及其时钟脉冲切换方法
技术领域：
本发明涉及一种可用于使用多重时钟脉冲系统装置内的时钟脉冲切换结构，特别涉及一种可用于使用多重时钟脉冲系统装置内，而具有最少的缺陷(Glitch)发生的时钟脉冲切换结构。
背景技术：
对于多重时钟脉冲信号作切换的电路，在目前的科技发展中具有相当重要的应用。例如在计算机系统中即具备有许多不同时钟脉冲操作速度的内存，而该时钟脉冲切换电路即可应用在这些不同操作速率的内存中，读取内存中数据的时钟脉冲切换。而另一种较明显的应用，即是例如在目前计算机系统常用到的操作模式(Operating Mode)与闲置模式(Idle Mode)。在操作模式下，当然会以较高频率的时钟脉冲来读取或写入数据，但是若是在闲置模式下，则可降低操作频率，来节省功率的消耗。而这样的切换，则必须应用到操作时钟脉冲的切换，也就是必须应用该时钟脉冲切换结构来实现此目的。
传统的时钟脉冲切换结构，如图1A所示，该时钟脉冲切换结构100包括一个多路复用器(MUX)110与一个切换控制装置120。该切换控制装置120通过输出到多路复用器110的选择信号来实现多路复用器110切换输出不同时钟脉冲信号的目的。此多路复用器110的复杂度是与所要切换的时钟脉冲信号个数平方成正比，因此在硬件上较为复杂，成本也较高，例如，以对四个时钟脉冲信号Clk_A、Clk_B、Clk_C及Clk_D的切换而言，此多路复用器110是通过切换控制装置120的选择信号(S3S2S1S0)来对多路复用器中所对应的输入端切换选择输出。
如在图1A所示的时钟脉冲信号Clk_A、Clk_B、Clk_C及Clk_D分别接到多路复用器110的输入端(0001)、(0100)、(0111)、(1101)。而切换控制装置120接收一个具有多位的时钟脉冲选择信号(Clk_Sel)与一取样时钟脉冲(Sample_Clk)信号。在接收到时钟脉冲选择信号Clk_Sel后，该切换控制装置120根据取样时钟脉冲Sample_Clk来变换输出的选择信号(S3S2S1S0)，而在多路复用器110接收到此选择信号(S3S2S1S0)后，根据其值来输出一输出时钟脉冲(Out_Clk)。而其对应的输出值如图1B所示，如在选择信号(S3S2S1S0)＝(0001)时，则输出时钟脉冲Out_Clk＝Clk_A，如在选择信号(S3S2S1S0)＝(0100)时，则输出时钟脉冲Out_Clk＝Clk_B，如在选择信号(S3S2S1S0)＝(0111)时，则输出时钟脉冲Out_Clk＝Clk_C，如在选择信号(S3S2S1S0)＝(1101)时，则输出时钟脉冲Out_Clk＝Clk_D。
另外，在已知的时钟脉冲切换结构中，需要额外的取样时钟脉冲Sample_Clk信号。而且，对于选择适当的取样时钟脉冲Sample_Clk，必须考虑一个限制，即其频率必须高于所要切换的所有时钟脉冲信号频率。如在图2所示，即为另一种对于两个时钟脉冲x0_clk与x1_clk作切换的时钟脉冲切换结构200。该时钟脉冲切换结构包括一个四阶多路复用器(MUX4)210、一切换控制装置220。
而对于所要切换的两个时钟脉冲x0_clk与x1_clk中，x0_clk时钟脉冲具有较高的频率。因此，所采用的取样时钟脉冲Sample_Clk的频率最少不得低于x0_clk时钟脉冲的频率。并在图2中显示有pre_x0_clk与pre_x1_clk系分别经由取样时钟脉冲Sample_Clk经过两个D型触发器230与240对两个时钟脉冲x0_clk与x1_c1的输出值。在此假设，若是pre_xn_clk＝xn_clk，n＝0或1，则表示xn_clk时钟脉冲电平(duration oflevel)的时间够长。而切换控制装置220除了接收用来取样的取样时钟脉冲Sample_Clk之外，还接收另一个切换致能信号(Swith_H)。在切换致能信号Swith_H为高电平(即逻辑1)时，即经由输出的选择信号(S1，S0)进行切换的操作，如图2所示，(S1，S0)在等于(0，0)、(0，1)、(1，0)或(1，1)时输出信号out_clk分别为x0_clk、0、1与x1_c1。
对于图2所示的时钟脉冲切换结构200的操作时钟脉冲图，如图3A-3B与图4A-4B所示。在图3A中，显示将从较高频率的时钟脉冲x0_clk转换为较低频率的x1_clk，在切换致能信号Swith-H为高电平(High)时(即时间为t0)，开始进行切换操作。在取样时钟脉冲Sample_Clk上升边缘的时间t2时，所得的x0_clk时钟脉冲值与对应于前一个Sample_Clk上升边缘的时间t1时，所得的pre_x0_clk时钟脉冲值相等(均为低电平)。此时，选择信号(S1，S0)即由(0，0)转为(1，0)，此时，输出信号out_clk即转为高电平，并在时间t3时，选择信号(S1，S0)即由(1，0)转为(1，1)，而输出信号out_clk即转为与x1_clk时钟脉冲同步。
而在图3B中，一样显示从较高频率的时钟脉冲x0_clk转换为较低频率的x1_clk，在切换致能信号Swith_H为高电平(High)时(即时间为t0)，开始进行切换操作。在取样时钟脉冲Sample_Clk上升边缘的时间t2时，所得的x0_clk时钟脉冲值与对应于前一个Sample_Clk上升边缘的时间t1时，所得的pre_x0_clk时钟脉冲值相等，所不同的是这两个值均为高电平。在t2时，选择信号(S1，S0)即由(0，0)转为(0，1)，此时，输出信号out_clk即转为低电平，并在时间t3时，选择信号(S1，S0)即由(0，1)转为(1，1)，而输出信号out_clk即转为与x1_clk时钟脉冲同步。
在图4A中，显示将从较低频率的x1_clk转换为较高频率的时钟脉冲x0-clk，在切换致能信号Swith_H为高电平(High)时(即时间为t0)开始进行切换操作。取样时钟脉冲Sample_Clk上升边缘的时间t2时，所得的x1_clk时钟脉冲值与对应于前一个Sample_Clk上升边缘的时间t1时，所得的pre_x0_clk时钟脉冲值相等(均为高电平)。此时，选择信号(S1，S0)即由(1，1)转为(0，1)，此时，输出信号out_clk即转为低电平。在接着的Sample-Clk上升边缘时间t3与t4时，所得的x0-clk时钟脉冲值均为高电平，而目前的输出信号out_clk为低电平，因此无法同步。在接着下一个Sample_Clk上升边缘时间t5时，x0_clk时钟脉冲值为低电平，因此，选择信号(S1，S0)即由(0，1)转为(0，0)，而输出信号out_clk即转为与x0_clk时钟脉冲同步。
与图4A类似，在图4B中，显示将从较低频率的x1_clk转换为较高频率的时钟脉冲x0_clk，在切换致能信号Swith_H为高电平(High)时(即时间为t0)开始进行切换操作。取样时钟脉冲Sample-Clk上升边缘的时间t2时，所得的x1_clk时钟脉冲值与对应于前一个Sample_Clk上升边缘的时间t1时，所得的pre_x0_clk时钟脉冲值相等，不同的是均为低电平。此时，选择信号(S1，S0)即由(1，1)转为(1，0)，此时，输出信号out_clk即转为高电平。在接着的Sample_Clk上升边缘时间t3时，所得的x0_clk时钟脉冲值为低电平，而目前的输出信号out_clk为高电平，因此无法同步。在接着下一个Sample_Clk上升边缘时间t4时，x0_clk时钟脉冲值为高电平，因此，选择信号(S1，S0)即由(1，0)转为(0，0)，而输出信号out_clk即转为与x0_clk时钟脉冲同步。
上述两种已知的时钟脉冲切换结构中，多路复用器的复杂度是与所要切换的时钟脉冲信号个数的平方成正比，因此在硬件上较为复杂，成本也较高。另外，在取样时钟脉冲的选择上有较多的限制。
发明内容
因此，本发明的目的是提供一种时钟脉冲切换结构，其多路复用器的复杂度是与所要切换的时钟脉冲信号个数成正比，可大量地简化电路的复杂度，降低制造成本。
本发明的另一目的，是提供另一种时钟脉冲切换结构，其取样时钟脉冲是采用在所欲选择的时钟脉冲信号中最高频率的时钟脉冲，可避免需要额外的取样时钟脉冲，其频率小于所欲选择时钟脉冲的问题。
为实现上述目的，本发明提供了一种时钟脉冲切换结构，用以接收一时钟脉冲总线信号与一时钟脉冲选择信号，其中该时钟脉冲总线信号具有至少第一时钟脉冲信号与第二时钟脉冲信号，而时钟脉冲切换结构用以选择性地输出该时钟脉冲总线信号中该第一时钟脉冲信号与该第二时钟脉冲信号中的一个。该时钟脉冲切换结构包括一切换控制装置、一第一多路复用器、一或门、一与非门、一第一锁存装置、一第二锁存装置、一第二多路复用器、以及一第三多路复用器。
该切换控制装置用以接收第一时钟脉冲信号、第二时钟脉冲信号、切换致能信号与取样时钟脉冲信号，并根据切换致能信号的驱动，输出一第一选择信号与第二选择信号。第一多路复用器用以接收第一选择信号与第二选择信号，并根据第一与第二选择信号的值而选择性地输出与之耦接的第一时钟脉冲信号或第二时钟脉冲信号。或(OR)门用以接收第一选择信号与第二选择信号，并对第一与第二选择信号做一或(OR)逻辑处理后输出一第一时钟脉冲写入信号。与非(NAND)门用以接收第一选择信号与第二选择信号，并对第一与第二选择信号做一与非(NAND)逻辑处理后输出一第二时钟脉冲写入信号。而第一锁存装置用以接收时钟脉冲选择信号、第一时钟脉冲写入信号与取样时钟脉冲信号，并根据第一时钟脉冲写入信号与取样时钟脉冲信号，对时钟脉冲选择信号转换输出一第一时钟脉冲选择信号。第二锁存装置用以接收时钟脉冲选择信号、第二时钟脉冲写入信号与取样时钟脉冲信号，并根据第二时钟脉冲写入信号与取样时钟脉冲信号，对时钟脉冲选择信号转换输出一第二时钟脉冲选择信号。第二多路复用器耦接到第一多路复用器，用以接收时钟脉冲总线信号与第一时钟脉冲选择信号，并根据第一时钟脉冲选择信号而输出第一时钟脉冲信号至第一多路复用器。第三多路复用器耦接到第一多路复用器，用以接收时钟脉冲总线信号与第二时钟脉冲选择信号，并根据第二时钟脉冲选择信号而输出第二时钟脉冲信号至第一多路复用器，以使得第一多路复用器可选择性地输出第一时钟脉冲信号或第二时钟脉冲信号，第一多路复用器的控制如传统时钟脉冲及一取样时钟脉冲的控制方法。
在上述的时钟脉冲切换结构中的第一锁存器包括一第一二阶多路复用器与一第一缓冲器。其中，第一二阶多路复用器用以接收时钟脉冲选择信号与第一时钟脉冲写入信号，并根据第一时钟脉冲写入信号的驱动而输出时钟脉冲选择信号。第一缓冲器用以接收取样时钟脉冲信号与经由第一二阶多路复用器所输出的时钟脉冲选择信号，并根据取样时钟脉冲信号锁存时钟脉冲选择信号，并输出第一时钟脉冲选择信号。
在上述的时钟脉冲切换结构中的第二锁存器包括一二阶多路复用器与一第二缓冲器。其中，此二阶多路复用器，用以接收时钟脉冲选择信号与第二时钟脉冲写入信号，并根据第二时钟脉冲写入信号的驱动而输出时钟脉冲选择信号。该第二缓冲器用以接收取样时钟脉冲信号与经由二阶多路复用器所输出的时钟脉冲选择信号，并根据取样时钟脉冲信号锁存时钟脉冲选择信号，并输出第二时钟脉冲选择信号。
为实现上述目的，本发明提供了一种时钟脉冲切换结构，用以接收一时钟脉冲总线信号与一时钟脉冲选择信号。该时钟脉冲总线信号至少具有一第一时钟脉冲信号与一第二时钟脉冲信号。该时钟脉冲切换结构用以选择性地输出时钟脉冲总线信号中的第一时钟脉冲信号或第二时钟脉冲信号。而该时钟脉冲切换结构包括一切换控制装置、一第一多路复用器、一第一锁存装置、一第二锁存装置、一第二多路复用器与一第三多路复用器。切换控制装置用以接收第一时钟脉冲信号、第二时钟脉冲信号、切换致能信号与取样时钟脉冲信号，并根据切换致能信号的驱动，输出第一选择信号与第二选择信号。第一多路复用器用以接收第一选择信号与第二选择信号，并根据第一与第二选择信号的值而选择性地输出与之耦接的第一时钟脉冲信号或第二时钟脉冲信号。第一锁存装置用以接收时钟脉冲选择信号、第一时钟脉冲信号、第二时钟脉冲信号与取样时钟脉冲信号，并根据第一时钟脉冲信号、第二时钟脉冲信号与取样时钟脉冲信号，对时钟脉冲选择信号转换输出一第一时钟脉冲选择信号。第二锁存装置用以接收时钟脉冲选择信号、第一时钟脉冲信号、第二时钟脉冲信号与取样时钟脉冲信号，并根据第一时钟脉冲信号、第二时钟脉冲信号与取样时钟脉冲信号，对时钟脉冲选择信号转换输出一第二时钟脉冲选择信号。第二多路复用器，耦接到第一多路复用器，用以接收时钟脉冲总线信号与第一时钟脉冲选择信号，并根据第一时钟脉冲选择信号而输出第一时钟脉冲信号至第一多路复用器。第三多路复用器耦接到第一多路复用器，用以接收时钟脉冲总线信号与第二时钟脉冲选择信号，并根据第二时钟脉冲选择信号而输出第二时钟脉冲信号至第二多路复用器，以使得第一多路复用器可选择性地输出第一时钟脉冲信号或第二时钟脉冲信号。
对于数个时钟脉冲的切换系统，本发明提供了一种时钟脉冲切换结构，以两个时钟脉冲来说明，可接收一第一时钟脉冲信号与一第二时钟脉冲信号，其中第一时钟脉冲信号的频率高于该第二时钟脉冲信号。该时钟脉冲切换结构用以选择性地输出第一时钟脉冲信号或第二时钟脉冲信号。该时钟脉冲切换结构包括一切换控制装置与一第一多路复用器。该切换控制装置用以接收第一时钟脉冲信号、第二时钟脉冲信号、一切换致能信号与一取样时钟脉冲信号，其中，该取样时钟脉冲信号为第一时钟脉冲信号。该切换控制装置根据切换致能信号与取样时钟脉冲信号而输出一第一选择信号与一第二选择信号。第一多路复用器耦接到切换控制装置，并用以接收第一时钟脉冲信号、第二时钟脉冲信号、第一选择信号与第二选择信号，而第一多路复用器根据所接收的第一与第二选择信号的值，选择性地输出第一时钟脉冲信号及该第二时钟脉冲信号中的一个。
为实现上述目的，本发明提出了一种时钟脉冲切换结构，用以接收多个时钟脉冲信号，其中最高频率时钟脉冲信号为一第一时钟脉冲信号。该时钟脉冲切换结构用以选择性地输出这些时钟脉冲信号之一。该时钟脉冲切换结构主要包括一切换控制装置与一第一多路复用器。而该切换控制装置用以接收这些时钟脉冲信号、切换致能信号与取样时钟脉冲信号，其中该取样时钟脉冲信号即为第一时钟脉冲信号。该切换控制装置根据切换致能信号与取样时钟脉冲信号而输出多个选择信号。而第一多路复用器耦接到切换控制装置，用以接收这些时钟脉冲信号与选择信号，而第一多路复用器系根据所接收的这些选择信号的值，选择性地输出其中的一时钟脉冲信号。
为实现上述目的，本发明提供了一种时钟脉冲切换方法，适用于根据一取样时钟脉冲信号，将一输出时钟脉冲信号从原来的一第一时钟脉冲信号切换为一第二时钟脉冲信号，其中第一时钟脉冲信号的频率高于该第二时钟脉冲信号。该时钟脉冲切换方法包括选择此取样时钟脉冲信号等于第一时钟脉冲信号，并接着在取样时钟脉冲信号上升边缘时，将输出时钟脉冲信号暂时转为高电平，而后在接着的下一个取样时钟脉冲信号上升边缘时，检测第二时钟脉冲信号的电平，若第二时钟脉冲信号为高电平时，即将可将输出时钟脉冲信号切换为第二时钟脉冲信号输出。
为实现上述目的，本发明提供一种时钟脉冲切换方法，适用于根据一取样时钟脉冲信号，将一输出时钟脉冲信号从原来的一第二时钟脉冲信号切换为一第一时钟脉冲信号，其中第一时钟脉冲信号的频率高于该第二时钟脉冲信号。该时钟脉冲切换方法包括先选择取样时钟脉冲信号等于第一时钟脉冲信号。在第一时间时，根据取样时钟脉冲信号上升边缘时的第二时钟脉冲信号值，以及在前一个取样时钟脉冲脉波时的第二时钟脉冲信号值是否相同，据以判断第二时钟脉冲信号的电平是否能切换，其中若两个电平都相同则表示可以开始切换。接着判断在第一时间时的第二时钟脉冲信号值，若是低电平，则暂时地将输出信号固定输出高电平，并在下一个周期的取样时钟脉冲信号上升时，直接将该输出信号转为低电平，并以此第一时钟脉冲信号输出。而若是在第一时间时的该第二时钟脉冲信号值为高电平，则暂时地将输出信号固定输出低电平，而接着在下一个周期的取样时钟脉冲信号下降时暂时地将输出信号固定转换输出高电平，接着在下一个取样时钟脉冲信号下降时，直接将该输出时钟脉冲信号选择切换为第一时钟脉冲信号输出。
为实现上述目的，本发明提供了一种时钟脉冲切换方法，适用于根据一取样时钟脉冲信号，将一输出时钟脉冲信号从原来的一第二时钟脉冲信号切换为一第一时钟脉冲信号，其中此第一时钟脉冲信号的频率高于第二时钟脉冲信号。该时钟脉冲切换方法包括选择取样时钟脉冲信号等于第一时钟脉冲信号，并接着在第一时间时，根据取样时钟脉冲信号下降边缘时的第二时钟脉冲信号值，以及在前一个取样时钟脉冲时的第二时钟脉冲信号值是否相同，据以判断第二时钟脉冲信号的电平是否能切换，其中若两个电平都相同则表示可以开始切换。接着判断在第一时间的笫二时钟脉冲信号值，若是低电平，则暂时地将输出信号固定输出高电平，而在下一个周期的取样时钟脉冲信号下降时，直接将输出信号转为低电平，而切换为以第一时钟脉冲信号输出。而若是在第一时间时的第二时钟脉冲信号值为高电平，则暂时地将输出信号固定输出低电平，而接着在下一个周期的取样时钟脉冲信号下降时暂时地将输出信号固定转换输出高电平，接着在下一个取样时钟脉冲信号下降时，直接将输出时钟脉冲信号选择切换为该第一时钟脉冲信号输出。
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例结合附图作详细说明如下。
图1A示出了传统的一种时钟脉冲切换结构。
图1B示出了根据图1A中的传统时钟脉冲切换结构的选择信号与其对应的多路复用器输出值。
图2示出了另一种传统的时钟脉冲切换结构。
图3A与3B示出了在图2的传统时钟脉冲切换结构中，从较高频率时钟脉冲切换到较低频率时钟脉冲的时序图。
图4A与4B示出了在图2的传统时钟脉冲切换结构中，从较低频率时钟脉冲切换到较高频率时钟脉冲的时序图。
图5说明了本发明一较佳实施例的时钟脉冲切换结构。
图6说明了在图5的时钟脉冲切换结构中，从时钟脉冲x0_clk转换为时钟脉冲x1_clk的操作时序图。
图7说明了在图5的时钟脉冲切换结构中，从时钟脉冲x0_clk转换为时钟脉冲x1_clk的操作时钟脉冲图。
图8说明了在图5的时钟脉冲切换结构中，从时钟脉冲x1_clk转换为时钟脉冲x0_clk的操作时钟脉冲图。
图9说明了在图5的时钟脉冲切换结构中，从时钟脉冲x1_clk转换为时钟脉冲x0_clk的操作时钟脉冲图。
图10说明了在图5的时钟脉冲切换结构的操作流程。
图11说明了本发明另一较佳实施例的一时钟脉冲切换结构。
图12说明了在图11的时钟脉冲切换结构中，时钟脉冲从时钟脉冲x0_clk切换到时钟脉冲x1_clk的时序图。
图13说明了在图11的时钟脉冲切换结构中，从时钟脉冲x1_clk切换到时钟脉冲x0_clk的时序图。
图14说明了在图11的时钟脉冲切换结构中，从时钟脉冲x1_clk切换到时钟脉冲x0_clk的时序图。
图15说明了在图11本发明另一较佳实施例的时钟脉冲切换结构的操作流程图。
具体实施例方式
第一实施例以下结合
本发明应用的较佳实施例。根据附图中的图标，相同的组件以相同的标号表示。
请参照图5，说明本发明一较佳实施例的时钟脉冲切换结构500。该时钟脉冲切换结构500主要包括一个用来输出的多路复用器(MUX)510、一切换控制电路520、以及用来选择输入时钟脉冲的多路复用器(MUX A)530与多路复用器(MUX B)540。该多路复用器510为一四阶的多路复用器，接收由切换控制电路520输出的选择信号(S1，S0)，对应其值(0，0)、(0，1)、(1，0)、(1，1)分别输出四个信号x0_clk、0、1、x1_clk。
而多路复用器530接收要切换的时钟脉冲总线(Bus of Clocks)信号clk_xn与时钟脉冲选择信号clk_sel经由一锁存装置531，包括多路复用器(MUX 2)532与缓冲器(REGA)534，锁存作用后的时钟脉冲选择信号muxa_sel。根据时钟脉冲选择信号muxa_sel，此多路复用器530将选择信号x0_clk输出。而该多路复用器(MUX 2)532根据缓冲器写入驱动信号(rega_wr_H)的值来输出。而缓冲器534经由取样时钟脉冲sample_clk来锁存(Latch)时钟脉冲选择信号clk_sel并藉以控制多路复用器530。该缓冲器写入驱动信号rega_wr_H是经由图5右侧的选择信号(S1，S0)，经过一第一逻辑运算装置560的一第一逻辑运算后所得的信号，在此第一逻辑运算装置560以或门(OR)560为例，而第一逻辑运算则为或(OR)逻辑运算。
多路复用器540也用来接收要切换的时钟脉冲总线(Bus of Clocks)信号clk_xn与经由一锁存装置541的多路复用器(MUX 2)542与缓冲器(REGB)544作用的时钟脉冲选择信号muxb_sel。根据时钟脉冲选择信号muxb_sel，该多路复用器540将选择信号x1_clk输出。而该多路复用器(MUX2)542根据锁存装置的缓冲器写入驱动信号(regb-wr-H)的值来输出。而缓冲器544经由取样时钟脉冲sample-clk来锁存(Latch)时钟脉冲选择信号clk_sel并藉以控制多路复用器540。此缓冲器写入驱动信号regb_wr_H是经由图5右侧的选择信号(S1，S0)，经过一第二逻辑运算装置570的一第二逻辑运算后所得的信号，在此第二逻辑运算装置570以与非(NAND)门为例，而第二逻辑运算则为与非(NAND)逻辑运算。
而对于何时开始作切换，则由切换控制电路520所接收的切换致能信号switch_H所控制。在本实施例中，该切换致能信号switch_H由时钟脉冲选择信号muxa_sel与muxb_sel经过比较器(CMP)550做一比较，若是A端的输入值(实时钟脉冲选择信号muxb_sel)与B端的输入值(实时钟脉冲选择信号muxa_sel)相同，则输出为0，若不同则输出1。
请参照图6，说明关于图5的时钟脉冲切换结构500从时钟脉冲x0_clk转换为时钟脉冲x1_clk的操作时钟脉冲图。在时间t1时，时钟脉冲选择信号muxb_sel改变，于是驱动多路复用器540输出时钟脉冲x1_clk，在此同时，经过比较器550输出的切换致能信号switch_H转换为高电平，于是在下一个取样时钟脉冲sample_clk上升边缘，也就是时间t2，检测出时钟脉冲x0_clk的输出为低电平，而时钟脉冲x0_clk的前一个值亦为低电平，表示此电平的时间够长，可进行切换操作。切换控制电路520输出的选择信号(S1，S0)值在此时转换为(1，0)，于是输出信号out_clk即转为高电平，而在接着的取样时钟脉冲sample_clk上升边缘均会对时钟脉冲x1_clk作检测，直到时间t3时，时钟脉冲x1_clk转为高电平，切换控制电路520所输出的选择信号(S1，S0)值即转换为(1，1)，输出信号out-clk即切换为与时钟脉冲x1_clk同步。
请参照图7，也是说明关于图5的时钟脉冲切换结构500从时钟脉冲x0_clk转换为时钟脉冲x1_clk的操作时钟脉冲图。在时间t1时，时钟脉冲选择信号muxb_sel改变，于是驱动多路复用器540输出时钟脉冲x1_clk，在此同时，经过比较器550输出的切换致能信号switch_H转换为高电平，于是在下一个取样时钟脉冲sample_clk上升边缘，也就是时间t2，与图6不同之处，在于检测出时钟脉冲x0_clk的输出为高电平，而时钟脉冲x0_clk的前一个值亦为高电平，表示此电平的时间够长，可进行切换操作。切换控制电路520输出的选择信号(S1，S0)值在此时转换为(0，1)，于是输出信号out_clk即转为低电平，而在接着的取样时钟脉冲sample_clk上升边缘，也就是时间t3时，检测出时钟脉冲x1_clk为高电平，切换控制电路520所输出的选择信号(S1，S0)值即转换为(1，1)，输出信号out_clk即切换为与时钟脉冲x1_clk同步。
请参照图8，说明关于图5的时钟脉冲切换结构500从时钟脉冲x1_clk转换为时钟脉冲x0_clk的操作时钟脉冲图。在时间t1时，时钟脉冲选择信号muxa_sel改变，于是驱动多路复用器530输出时钟脉冲x0_clk，在此同时，经过比较器550输出的切换致能信号switch_H转换为高电平，于是在下一个取样时钟脉冲sample_clk上升边缘，也就是时间t2，检测出时钟脉冲x1_clk的输出为高电平，而时钟脉冲x1_clk的前一个值亦为高电平，表示此电平的时间够长，可进行切换操作。切换控制电路520输出的选择信号(S1，S0)值在此时转换为(0，1)，于是输出信号out_clk即转为低电平，而在接着的取样时钟脉冲sample_clk上升边缘均会对时钟脉冲x0_clk作检测，直到时间t3时，时钟脉冲x0_clk转为低电平，切换控制电路520所输出的选择信号(S1，S0)值即转换为(0，0)，输出信号out-clk即切换为与时钟脉冲x0_clk同步。
请参照图9，说明关于图5的时钟脉冲切换结构500从时钟脉冲x1_clk转换为时钟脉冲x0_clk的操作时钟脉冲图。在时间t1时，时钟脉冲选择信号muxa_sel改变，于是驱动多路复用器530输出时钟脉冲x0_clk，在此同时，经过比较器550输出的切换致能信号switch_H转换为高电平，于是在下一个取样时钟脉冲sample_clk上升边缘，也就是时间t2，与图8不同之处，在于检测出时钟脉冲x1_clk的输出为低电平，而时钟脉冲x1_clk的前一个值亦为低电平，表示此电平的时间够长，可进行切换操作。切换控制电路520输出的选择信号(S1，S0)值在此时转换为(1，0)，于是输出信号out_clk即转为高电平，而在接着的取样时钟脉冲sample_clk上升边缘，也就是时间t3时，检测出时钟脉冲x0_clk为高电平，切换控制电路520所输出的选择信号(S1，S0)值即转换为(0，0)，输出信号out_clk即切换为与时钟脉冲x0_clk同步。
关于图5的时钟脉冲切换结构500的操作流程，如图10所示，在步骤1000中，判断目前多路复用器MUX 510所选择输出的时钟脉冲为x0_clk还是x1_clk。若是x1_clk时钟脉冲，则缓冲器REG B 544并未写入新的clk_sel值，而缓冲器REG A 534则写入新的clk_sel值。接着步骤1020，多路复用器510选择一个适当的固定值(即所谓高电平或低电平)输出，接着步骤1030，多路复用器510选择时钟脉冲x0_clk输出。
在步骤1000中，判断目前多路复用器MUX 510所选择输出的时钟脉冲若是x1_clk，则接着步骤1040，缓冲器REG A 534并未写入新的clk_sel值，而缓冲器REG B 544则写入新的clk_sel值。接着步骤1050，多路复用器510选择一个适当的固定值(即所谓高电平或低电平)输出，接着步骤1060，多路复用器510选择时钟脉冲x1_clk输出。
根据上述本发明较佳实施例的时钟脉冲切换结构，应用缓冲器与低阶的多路复用器，对于时钟脉冲选择信号做一锁存作用，以控制所输出的时钟脉冲信号，其在多路复用器与切换控制电路上的硬件复杂度系与所要切换的时钟脉冲信号个数成正比，可大量地简化电路的复杂度，降低制造成本。
第二实施例请参照图11，说明本发明另一较佳实施例的一时钟脉冲切换结构1100，该时钟脉冲切换结构1100主要包括一多路复用器1110与一切换控制装置1120。而切换控制装置1120用以接收时钟脉冲x0_clk、时钟脉冲x1_clk、取样时钟脉冲sample_clk、以及切换致能信号switch_H，并输出选择信号(S1，S0)，其中取样时钟脉冲sample_clk采用所欲切换时钟脉冲x0_clk或x1_clk两者频率最高的时钟脉冲，在此假设时钟脉冲x0_clk的频率高于时钟脉冲x1_clk的频率，因此，取样时钟脉冲sample_clk即等于时钟脉冲x0_clk。
而图11中的时钟脉冲切换结构1100操作时序图，则如图12所示，为时钟脉冲切换从时钟脉冲x0_clk切换到时钟脉冲x1_clk。在时间t1时，切换致能信号switch_H变成高电平，即开始切换时钟脉冲，此时，在下一个取样时钟脉冲sample_clk上升边缘，也就是时间t2时，选择信号(S1，S0)可直接由原来的(0，0)转为(1，0)，也就是输出信号out_clk暂时转为高电平，而不需判断x0_clk前一个时钟脉冲是高或低电平，也就是不用判断此电平时间是否够长。再接着的下一个取样时钟脉冲sample_clk上升边缘，也就是时间t3时，检测出时钟脉冲x1_clk为高电平，于是，可将输出信号out_clk直接转为与时钟脉冲x1_clk同步，实现时钟脉冲切换的操作。
而图13所示为本实施例中的时钟脉冲切换结构1100从时钟脉冲x1_clk切换到时钟脉冲x0_clk的操作时序图。在时间t1时，切换致能信号switch_H变成高电平，即开始切换时钟脉冲，此时，在下一个取样时钟脉冲sample_clk上升边缘，也就是时间t2时，检测出x1_clk时钟脉冲为低电平，并判断x1_clk前一个时钟脉冲也是低电平，也就是判断此电平时间是否够长，选择信号(S1，S0)可直接由原来的(1，1)转为(1，0)，也就是输出信号out_clk暂时转为高电平。再接着的下一个取样时钟脉冲sample_clk上升边缘，也就是时间t3时，取样时钟脉冲sample_clk与时钟脉冲x0_clk相同，因该时钟脉冲x0_clk也是在上升边缘，而此时的输出信号out_clk又位于高电平，则无法同步地上升。因此，为了能同步时钟脉冲，所以必须先将输出信号out_clk转为低电平，也就是选择信号(S1，S2)转为(0，1)。而在下一个取样时钟脉冲sample_clk上升边缘，也就是时间t4时，即可将输出信号out_clk直接转为与时钟脉冲x0_clk同步，实现时钟脉冲切换的操作。
而图14所示为本实施例中的时钟脉冲切换结构1100从时钟脉冲x1_clk切换到时钟脉冲x0_clk的操作时序图。在时间t1时，切换致能信号switch_H变成高电平，即开始切换时钟脉冲，此时，在下一个取样时钟脉冲sample_clk上升边缘，也就是时间t2时，检测出x1_clk时钟脉冲为高电平并判断x1_clk前一个时钟脉冲也是高电平，也就是判断此电平时间是否够长，选择信号(S1，S0)可直接由原来的(1，1)转为(0，1)，也就是输出信号out_clk暂时转为低电平，因此时间够长。再接着的下一个取样时钟脉冲sample_clk上升边缘，也就是时间t3时，取样时钟脉冲sample_clk与时钟脉冲x0_clk相同，因该时钟脉冲x0_clk也是在上升边缘，而此时的输出信号out_clk又位于低电平，因此可将输出信号out_clk直接转为与时钟脉冲x0_clk同步，实现时钟脉冲切换的操作。
关于第13与14图中的时序图，因为是利用取样时钟脉冲sample_clk(也就是时钟脉冲x0_clk)的上升边缘作为判断的依据，因此，在时钟脉冲x1_clk切换到时钟脉冲x0_clk时，若是将输出信号out_clk暂时转为高电平(也就是选择信号S1，S0＝1，0)，则需要再转为低电平之后再同步。因为在此实施例采用所要切换的时钟脉冲中，最高频率的时钟脉冲作为取样时钟脉冲。因此，在由低频转到此最高频率的时钟脉冲时，若以上升边缘为基准，则必须先将输出信号out_clk转为低电平。当然，本实施例的取样时钟脉冲基准并非局限于上升边缘。若是以下降边缘为基准，则同样地若是输出信号out_clk信号位于低电平，则必须先将其转换为高电平之后，才能作同步的切换。
本实施例的操作流程图如图15所示，为以取样时钟脉冲基准的上升边缘为切换依据的时钟脉冲切换流程。在步骤1510时，先判断是哪一个时钟脉冲被选择。若是要切换到最高频的时钟脉冲，则进行步骤1512，若是要由最高频率切换到其它时钟脉冲，则进行步骤1542。
请先参照要切换到最高频时钟脉冲的步骤1512，若是开始切换时，则接着进行步骤1514，判断现在的时钟脉冲电平是否够长，在本实施例中揭露一种利用取样时钟脉冲上升时的原时钟脉冲值与前一个取样时钟脉冲脉波上升的值是否相同来判断，然并不限定仅用此方法来完成。接着步骤1516，判断时钟脉冲电平的值，若是0，则进行步骤1518，使多路复用器选择固定值1输出，并接着步骤1520让多路复用器变动选择0输出；而若是1，则进行步骤1522，让多路复用器选择0输出。在步骤1518到1520中对多路复用器多出一次的切换，是因为在取样时钟脉冲上升边缘时要切换输出时钟脉冲，而取样时钟脉冲即为最高频率的时钟脉冲，因此，必须将输出先切换为0，才能在取样时钟脉冲上升边缘完成切换。接着步骤1524，多路复用器在此时则可选择最高频率的时钟脉冲输出，此时即接着步骤1550完成切换操作，而没有任何切换的缺陷(Glitch)产生。
请接着参照要由最高频率切换到其它时钟脉冲的步骤1542，在决定切换后，则先让多路复用器选择固定值1输出。接着步骤1546，判断所欲切换的时钟脉冲电平是否为1，若是，则进行步骤1548，让多路复用器直接输出″被选择时钟脉冲″。此时，即完成切换时钟脉冲的操作。
在本实施例中，提供了一种切换时钟脉冲结构，其取样时钟脉冲是采用在所欲选择的时钟脉冲信号中最高频率的时钟脉冲。其优点如上所述，不论是其它频率时钟脉冲切换到最高频率的时钟脉冲，或是由最高频率的时钟脉冲切换到其它频率的时钟脉冲，都可以较简化且较快的流程完成时钟脉冲切换。因此，可避免取样时钟脉冲频率小于所欲选择时钟脉冲所产生的问题。
虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围的前提下，可作各种更动与润饰，因此本发明的保护范围视后附的权利要求所界定。
权利要求
1.一种时钟脉冲切换结构，用以接收一时钟脉冲总线信号与一时钟脉冲选择信号，其中该时钟脉冲总线信号具有至少第一时钟脉冲信号与第二时钟脉冲信号，该时钟脉冲切换结构用以选择性地输出该时钟脉冲总线信号中该第一时钟脉冲信号与该第二时钟脉冲信号中的一个，其中该时钟脉冲切换结构包括一切换控制装置，用以接收该第一时钟脉冲信号、该第二时钟脉冲信号、一切换致能信号与一取样时钟脉冲信号，并根据该切换致能信号的驱动，输出一第一选择信号与第二选择信号；一第一多路复用器，用以接收该第一选择信号与该第二选择信号，并根据该第一与第二选择信号的值而选择性地输出与之耦接的该第一时钟脉冲信号、第二时钟脉冲信号；一第一逻辑运算装置，用以接收该第一选择信号与第二选择信号，并对该第一与第二选择信号的组合值进行一第一逻辑运算后输出一第一时钟脉冲写入信号；一第二逻辑运算装置，用以接收该第一选择信号与第二选择信号，并对该第一与第二选择信号的组合值进行一第二逻辑运算装置后输出一第二时钟脉冲写入信号；一第一锁存装置，用以接收该时钟脉冲选择信号、该第一时钟脉冲写入信号与该取样时钟脉冲信号，并根据该第一时钟脉冲写入信号与该取样时钟脉冲信号，对该时钟脉冲选择信号转换输出一第一时钟脉冲选择信号；一第二锁存装置，用以接收该时钟脉冲选择信号、该第二时钟脉冲写入信号与该取样时钟脉冲信号，并根据该第二时钟脉冲写入信号与该取样时钟脉冲信号，对该时钟脉冲选择信号转换输出一第二时钟脉冲选择信号；一第二多路复用器，耦接到该第一多路复用器，用以接收该时钟脉冲总线信号与该第一时钟脉冲选择信号，并根据该第一时钟脉冲选择信号而输出该第一时钟脉冲信号至该第一多路复用器；以及一第三多路复用器，耦接到该第一多路复用器，用以接收该时钟脉冲总线信号与该第二时钟脉冲选择信号，并根据该第二时钟脉冲选择信号而输出该第二时钟脉冲信号至该第一多路复用器，以使得该第一多路复用器可选择性地输出该第一时钟脉冲信号及该第二时钟脉冲信号中的一个。
2.如权利要求1所述的时钟脉冲切换结构，其中该时钟脉冲切换结构还包括一比较器，用以接收并比较该第一选择时钟脉冲信号与该第二选择时钟脉冲信号，并输出该切换致能信号，其中，当该第一与第二选择时钟脉冲信号相同时，则该切换致能信号为一第一电平，而当该第一与第二选择时钟脉冲信号不同时，则该切换致能信号为一与第一电平反相的一第二电平，并根据该第一与第二电平驱动时钟脉冲切换的操作。
3.如权利要求1所述的时钟脉冲切换结构，其中该第一锁存器包括一第一二阶多路复用器，用以接收该时钟脉冲选择信号与该第一时钟脉冲写入信号，并根据该第一时钟脉冲写入信号的驱动而输出该时钟脉冲选择信号；以及一第一缓冲器，用以接收该取样时钟脉冲信号与经由该第一二阶多路复用器所输出的该时钟脉冲选择信号，并根据该取样时钟脉冲信号锁存该时钟脉冲选择信号，并输出该第一时钟脉冲选择信号。
4.如权利要求1所述的时钟脉冲切换结构，其中该第二锁存器包括一第二二阶多路复用器，用以接收该时钟脉冲选择信号与该第二时钟脉冲写入信号，并根据该第二时钟脉冲写入信号的驱动而输出该时钟脉冲选择信号；以及一第二缓冲器，用以接收该取样时钟脉冲信号与经由该第二二阶多路复用器所输出的该时钟脉冲选择信号，并根据该取样时钟脉冲信号锁存该时钟脉冲选择信号，并输出该第二时钟脉冲选择信号。
5.如权利要求1所述的时钟脉冲切换结构，其中该第一逻辑运算装置为一或门，而该第一逻辑运算为一或逻辑运算。
6.如权利要求1所述的时钟脉冲切换结构，其中该第二逻辑运算装置为一与非门，而该第二逻辑运算为一与非逻辑运算。
7.一种时钟脉冲切换结构，用以接收一时钟脉冲总线信号与一时钟脉冲选择信号，其中该时钟脉冲总线信号具有至少第一时钟脉冲信号与第二时钟脉冲信号，该时钟脉冲切换结构用以选择性地输出该时钟脉冲总线信号中该第一时钟脉冲信号与该第二时钟脉冲信号中的一个，其中该时钟脉冲切换结构包括一切换控制装置，用以接收该第一时钟脉冲信号、该第二时钟脉冲信号、一切换致能信号与一取样时钟脉冲信号，并根据该切换致能信号的驱动，输出一第一选择信号与第二选择信号；一第一多路复用器，用以接收该第一选择信号与该第二选择信号，并根据该第一与第二选择信号的值而选择性地输出与之耦接的该第一时钟脉冲信号、第二时钟脉冲信号；一第一锁存装置，用以接收该时钟脉冲选择信号、该第一时钟脉冲信号、第二时钟脉冲信号与该取样时钟脉冲信号，并根据该第一时钟脉冲信号、该第二时钟脉冲信号与该取样时钟脉冲信号，对该时钟脉冲选择信号转换输出一第一时钟脉冲选择信号；一第二锁存装置，用以接收该时钟脉冲选择信号、该第一时钟脉冲信号、第二时钟脉冲信号与该取样时钟脉冲信号，并根据该第一时钟脉冲信号、第二时钟脉冲信号与该取样时钟脉冲信号，对该时钟脉冲选择信号转换输出一第二时钟脉冲选择信号；一第二多路复用器，耦接到该第一多路复用器，用以接收该时钟脉冲总线信号与该第一时钟脉冲选择信号，并根据该第一时钟脉冲选择信号而输出该第一时钟脉冲信号至该第一多路复用器；以及一第三多路复用器，耦接到该第一多路复用器，用以接收该时钟脉冲总线信号与该第二时钟脉冲选择信号，并根据该第二时钟脉冲选择信号而输出该第二时钟脉冲信号至该第二多路复用器，以使得该第一多路复用器可选择性地输出该第一时钟脉冲信号及该第二时钟脉冲信号中的一个。
8.如权利要求7所述的时钟脉冲切换结构，其中该时钟脉冲切换结构还包括一比较器，用以接收并比较该第一选择时钟脉冲信号与该第二选择时钟脉冲信号，并输出该切换致能信号，其中，当该第一与第二选择时钟脉冲信号相同时，则该切换致能信号为一第一电平，而当该第一与第二选择时钟脉冲信号不同时，则该切换致能信号为一与该第一电平反相的第二电平，并根据该第一与第二电平驱动时钟脉冲的切换操作。
9.如权利要求7所述的时钟脉冲切换结构，其中该时钟脉冲切换装置还包括一第一逻辑运算装置，用以接收该第一选择信号与第二选择信号，并对该第一与第二选择信号做一第一逻辑运算后输出一第一时钟脉冲写入信号至该第一锁存装置；以及一第二逻辑运算装置，用以接收该第一选择信号与第二选择信号，并对该第一与第二选择信号做一第二逻辑运算后输出一第二时钟脉冲写入信号至该第一锁存装置。
10.如权利要求9所述的时钟脉冲切换结构，其中该第一逻辑运算装置为一或门，而该第一逻辑运算为一或逻辑运算。
11.如权利要求9所述的时钟脉冲切换结构，其中该第二逻辑运算装置为一与非门，而该第二逻辑运算为一与非逻辑运算。
12.一种时钟脉冲切换结构，用以接收一第一时钟脉冲信号与一第二时钟脉冲信号，其中该第一时钟脉冲信号的频率高于该第二时钟脉冲信号，该时钟脉冲切换结构用以选择性地输出该第一时钟脉冲信号与该第二时钟脉冲信号中的一个，其中该时钟脉冲切换结构包括一切换控制装置，该切换控制装置用以接收该第一时钟脉冲信号、该第二时钟脉冲信号、一切换致能信号与一取样时钟脉冲信号，其中该取样时钟脉冲信号耦接到该第一时钟脉冲信号，其中该切换控制装置根据该切换致能信号与该取样时钟脉冲信号而输出一第一选择信号与一第二选择信号；以及一第一多路复用器，耦接到该切换控制装置，用以接收该第一时钟脉冲信号、该第二时钟脉冲信号、该第一选择信号与该第二选择信号，而该第一多路复用器根据所接收的该第一与第二选择信号的值，选择性地输出该第一时钟脉冲信号及该第二时钟脉冲信号中的一个。
13.一种时钟脉冲切换结构，用以接收多个时钟脉冲信号，其中该些时钟脉冲信号中的最高频率时钟脉冲信号为一第一时钟脉冲信号，该时钟脉冲切换结构用以选择性地输出该些时钟脉冲信号之一，该时钟脉冲切换结构包括一切换控制装置，该切换控制装置用以接收该些时钟脉冲信号、一切换致能信号与一取样时钟脉冲信号，其中该取样时钟脉冲信号耦接到该第一时钟脉冲信号，其中该切换控制装置根据该切换致能信号与该取样时钟脉冲信号而输出多个选择信号；以及一第一多路复用器，耦接到该切换控制装置，用以接收该些时钟脉冲信号、该些选择信号，而该第一多路复用器根据所接收的该些选择信号的值，选择性地输出该些时钟脉冲信号之一。
14.一种时钟脉冲切换方法，适用于根据一取样时钟脉冲信号，将一输出时钟脉冲信号从原来的一第一时钟脉冲信号切换为一第二时钟脉冲信号，其中该第一时钟脉冲信号的频率高于该第二时钟脉冲信号，该时钟脉冲切换方法包括下列步骤选择该取样时钟脉冲信号等于该第一时钟脉冲信号；在该取样时钟脉冲信号上升边缘时，将该输出时钟脉冲信号暂时转为高电平；以及在接着的下一个该取样时钟脉冲信号上升边缘时，检测该第二时钟脉冲信号的电平，若该第二时钟脉冲信号为高电平时，可将该输出时钟脉冲信号切换为该第二时钟脉冲信号输出。
15.一种时钟脉冲切换方法，适用于根据一取样时钟脉冲信号，将一输出时钟脉冲信号从原来的一第二时钟脉冲信号切换为一第一时钟脉冲信号，其中该第一时钟脉冲信号的频率高于该第二时钟脉冲信号，该时钟脉冲切换方法包括下列步骤选择该取样时钟脉冲信号等于该第一时钟脉冲信号；在第一时间，根据该取样时钟脉冲信号上升边缘时的该第二时钟脉冲信号值，以及在前一个该取样时钟脉冲脉波时的该第二时钟脉冲信号值是否相同，据以判断该第二时钟脉冲信号的电平是否能切换，其中若两个电平都相同，则表示可以开始切换；以及判断在该第一时间时的该第二时钟脉冲信号值，若是低电平，则暂时地将该输出信号固定输出高电平，而在下一个周期的取样时钟脉冲信号上升时，直接将该输出信号转为低电平，而在下一个周期的取样时钟脉冲信号上升时，以该第一时钟脉冲信号输出，而若是在该第一时间时的该第二时钟脉冲信号值为高电平，则暂时地将该输出信号固定输出低电平，接着在下一个取样时钟脉冲信号上升时，直接将该输出时钟脉冲信号选择切换为该第一时钟脉冲信号输出。
16.一种时钟脉冲切换方法，适用于根据一取样时钟脉冲信号，将一输出时钟脉冲信号从原来的一第二时钟脉冲信号切换为一第一时钟脉冲信号，其中该第一时钟脉冲信号的频率高于该第二时钟脉冲信号，该时钟脉冲切换方法包括下列步骤选择该取样时钟脉冲信号等于该第一时钟脉冲信号；在第一时间时，根据该取样时钟脉冲信号下降边缘时的该第二时钟脉冲信号值，以及在前一个该取样时钟脉冲脉波时的该第二时钟脉冲信号值是否相同，据以判断该第二时钟脉冲信号的电平是否能切换，其中若两个电平都相同，则表示可以开始切换；以及判断在该第一时间时的该第二时钟脉冲信号值，若是低电平，则暂时地将该输出信号固定输出高电平，而在下一个周期的取样时钟脉冲信号下降时切换为以该第一时钟脉冲信号输出，而若是在该第一时间时的该第二时钟脉冲信号值为高电平，则暂时地将该输出信号固定输出低电平，而接着在下一个周期的取样时钟脉冲信号下降时暂时地将该输出信号固定转换输出高电平，接着在下一个取样时钟脉冲信号下降时，直接将该输出时钟脉冲信号选择切换为该第一时钟脉冲信号输出。
17.一种时钟脉冲切换方法，适用于根据一取样时钟脉冲信号，将一输出时钟脉冲信号从原来的一第一时钟脉冲信号切换为一第二时钟脉冲信号，其中该第一时钟脉冲信号的频率高于该第二时钟脉冲信号频率，该时钟脉冲切换方法包括下列步骤选择该取样时钟脉冲频率等于该第一时钟脉冲信号；在该取样时钟脉冲信号下降边缘时，将该输出时钟脉冲信号转为高电平；以及在接着的下一个该取样信号下降边缘时，检测该第二时钟脉冲信号的电平，若该第二时钟脉冲信号为低电平时，即可将该输出时钟脉冲信号选择切换为该第二时钟脉冲信号。
全文摘要
本发明提供了一种时钟脉冲切换结构与时钟脉冲切换方法，应用缓冲器与低阶的多路复用器，对于时钟脉冲选择信号进行一锁存作用，以控制所输出的时钟脉冲信号，其在多路复用器与切换控制电路上的硬件复杂度是与所要切换的时钟脉冲信号的个数成正比，所以可大量地简化电路的复杂度，降低制造成本。
文档编号G06F1/08GK1475887SQ02129839
公开日2004年2月18日 申请日期2002年8月15日 优先权日2002年8月15日
发明者吴文义 申请人:联发科技股份有限公司