专利名称：输入输出接口控制器的制作方法
技术领域：
本发明涉及芯片中的输入输出接口控制器，更具体地说，涉及一种高速的通用输入输出接口控制器。
背景技术：
在系统集成芯片(System-on-a-Chip，SOC)领域，为新设计的SOC产品提供良好的接口是实现高质量、易集成的SOC的关键。总线输入输出接口的设计除了功能上的考虑外，还要注意接口的标准化、时序闭合等问题。目前，已有许多厂商和组织开发了互连接口，例如ARM公司的AMBA、IBM公司的CoreConnect、Palmchip公司的CoreFrame、VSIA的VSIA On-Chip Bus、Silicore公司的WISHBONE SoC InterconnectionArchitecture等，但是它们互不兼容，且大多数需要许可协议。但是，WISHBONE是完全开放的总线标准，不需要许可协议，并且其复杂度低，实现相对简单。因此从开放性、设计周期、实现代价、性能来说，WISHBONE是具有竞争力的SoC片上总线标准之一。
通用输入输出接口(General Purpose IO Interface，GPIO)是SoC系统中非常重要的一种输入输出接口，其较好的灵活性、较强的可配置性、硬件代价小、应用丰富等优点使其在各种SoC系统中得到了广泛的应用。在著名的开放硬件组织OpenCores上有两个源码公开的GPIO软核，但二者均只是支持查询或中断低速数据传输方式，并且二者的IO端口类型固定，无法为用户提供灵活的配置和使用方案。而市面上的各种SoC系统中的通用IO接口以及专门的GPIO扩展卡，都或多或少地存在以下缺点仅支持IRQ、FIQ或查询低速数据传输方式；IO端口类型单一，不灵活，可配置性较差；总线接口复杂，可重用性较差；硬件实现代价较高。
发明内容
针对现有技术通用输入输出接口传输速度低、端口配置类型不灵活的缺点，本发明提供一种结构简单，支持高速的数据传输的输入输出接口。
根据本发明的技术方案，提供一种输入输出接口控制器，包括下述的结构一处理器，其具有WISHBONE主接口；一输入输出接口控制器核心部件，其具有WISHBONE从接口，所述WISHBONE从接口连接到所述WISHBONE主接口；寄存器，与所述处理器以及所述输入输出接口控制器核心部件相连，包括数据寄存器和控制/状态寄存器，所述寄存器保存所述接口控制器的操作指令；输入输出控制部件，与所述寄存器相连；逻辑控制部件，与所述处理器、所述输入输出接口控制器核心部件、所述寄存器以及所述输入输出控制部件相连，其包括核心逻辑控制部件、DMA方式传输逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件，其中，所述DMA方式传输逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件受所述核心逻辑控制部件的控制。
根据本发明的较佳实施例，所述逻辑控制部件中的DMA方式传输逻辑控制部件使用外部的数据传输的请求信号或外部数据传输的时钟信号作为内部的握手请求信号，用内部频率较高的时钟信号对其进行采样，当采样到上升沿时，外部的数据被输入并发出DMA请求，输入的数据经过移位处理后通过WISHBONE总线以DMA的方式传输，当完成数据传输操作后返回表示有效数据传输的确认信号，完成一次DMA操作。
根据本发明的较佳实施例，所述输入输出控制部件具有32位的端口，所述寄存器为4个8位的寄存器，在进行操作时，采用“串入并出”的方式，当采样到外部请求信号的上升沿时，所述4个8位寄存器依序进行一次数据传送操作，同时外部的数据输入到第一个8位寄存器中，重复4次上述步骤后，发出DMA请求信号进行DMA传输，所述4个寄存器的值从高位到低位并成32位的数据通过WISHBONE总线被传输。
根据本发明的较佳实施例，所述WISHBONE从接口和WISHBONE主接口之间的连接使用11组从控制与数据信号。
根据本发明，该输入输出接口的一具体实施方案包括如下的结构一具有WISHBONE主接口的总线主模块；一具有WISHBONE从接口的输入输出接口控制器核心部件，所述WISHBONE从接口连接到所述WISHBONE主接口；所述寄存器以及所述逻辑控制部件中的核心逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件集成在所述输入输出接口控制器核心部件上；一DMA方式传输逻辑控制部件，连接至所述输入输出接口控制器核心部件；一输入输出控制部件，连接至所述输入输出接口控制器核心部件，所述输入输出控制部件还连接外部的数据源模块；一时钟产生模块，连接至所述输入输出接口控制器核心部件，提供时钟信号。
根据本发明，该输入输出接口的另一具体实施方案可包括如下的结构一具有WISHBONE主接口的处理器；一具有WISHBONE从接口的输入输出接口控制器核心部件，所述WISHBONE从接口连接到所述WISHBONE主接口；所述寄存器以及所述逻辑控制部件中的核心逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件集成在所述输入输出接口控制器核心部件上；一DMA方式传输逻辑控制部件，连接至所述输入输出接口控制器核心部件；一存储器，连接至所述DMA方式传输逻辑控制部件；一串口，连接至所述存储器和所述微处理器，还连接至外部的显示器；一时钟分频器，连接至所述微处理器，接收时钟信号，分频后提供给所述微处理器；一数据发生器，连接至所述时钟分频器和所述输入输出接口控制器核心部件，接收所述时钟分频器提供的时钟信号。并与所述输入输出接口控制器核心部件进行数据交换。
采用了如上的技术方案后，本发明的输入输出接口除了支持IRQ、FIQ或查询传输方式外，还可以使用高速的DMA方式进行数据传输。且本发明的IO端口类型由输入输出控制部件控制，可进行灵活配置。总线结构采用了WISHBONE总线，结构简单，同时，硬件的实现代价也大大地降低了。
本发明的特征、本质和优势将在下面结合附图和实施例的说明之后变得更加明显，其中图1是按照本发明的输入输出接口控制器的结构框图；图2是按照本发明的输入输出接口控制器中的接口间握手协议图；图3是DMA传输时序关系图；图4是串入并出技术逻辑结构图；图5是按照本发明的输入输出接口控制器中一位操作的逻辑框图；图6是进行查询输入操作的流程图；图7是进行中断输入操作的流程图；图8是进行数据输出操作的流程图；图9是进行DMA数据传输操作的流程图；图10是按照本发明的以RTL级模拟实现的输入输出接口控制器的逻辑结构图；图11是按照本发明的以FPGA仿真模型实现的输入输出接口控制器的逻辑结构图。
具体实施例方式
下面结合附图进一步说明本发明的技术方案。
图1是按照本发明的输入输出接口控制器100的结构框图，如图示，包括如下的结构一处理器102，其具有WISHBONE主接口104；一输入输出接口控制器核心部件106，其具有WISHBONE从接口108，WISHBONE从接口108连接到WISHBONE主接口104。上述的接口之间遵循WISHBONE SoCInterconnection specification Rev.B协议，它实现了32位的数据总线宽度，地址总线的低5位作为内部寄存器组的寻址信号，控制信号均为协议所定义的标准信号。
寄存器110，与处理器102以及输入输出接口控制器核心部件106相连，包括数据寄存器和控制/状态寄存器，寄存器110保存接口控制器的操作指令。在一个实施例中，输入输出接口控制器100的寄存器110都为软件可访问的32位寄存器。包括数据寄存器和控制/状态寄存器。用户可通过编程写入这些寄存器来控制通用I/O信号的输入/输出操作。
输入输出控制部件112，与寄存器110相连。具体负责实现输入输出的接口。它是连接数据输出接口的内部核心与外部的I/O Pads的接口。它包括32位的外部双向端口，可由用户编程控制作为数据端口或控制端口，并且能以4种IO端口方式进行数据输入输出操作。
逻辑控制部件114，与处理器102、输入输出接口控制器核心部件106、寄存器110以及输入输出控制部件112相连。逻辑控制部件114包括核心逻辑控制部件116、DMA方式传输逻辑控制部件118、中断方式传输逻辑控制部件120和查询方式传输逻辑控制部件122，其中，DMA方式传输逻辑控制部件118、中断方式传输逻辑控制部件120和查询方式传输逻辑控制部件122受核心逻辑控制部件116的控制。逻辑控制部件114的主要功能是控制寄存器110与外部端口(由输入输出控制部件112实现及控制)以及WISHBONE主从接口之间进行数据传输，并产生各种控制信号和状态信息输出。
由于在开放性、设计周期、实现代价、性能等各方面的优越性，本发明的输出输出接口控制器采用了WISHBONE IP核互连协议。输入输出接口控制器核心部件106的接口是WISHBONE从接口，与处理器102或总线互连结构(该图中未示出，下面的一个实施例中会进行描述)的WISHBONE主接口相连，使用协议定义的标准信号完成主从接口之间的握手协议和数据传输。主和从接口的时钟信号CLK_I和复位信号均来自经过同步后的外部输入。地址信号与主接口的地址输出信号连接，其中的低位作为内部寄存器的地址。数据输入和输出端口与主接口的数据端口交叉互连，在表示数据总线上有效字节的信号和写使能信号的控制下，和主接口模块之间交换数据，读入主接口发送的控制信号或有效数据，并返回确认信息、状态信息或外部输入的数据。当出现非法地址信号或有效字节选择错误时，从接口通过将报错信号ERR_O置为有效电平向主接口发送出错信息。只有在表示正常总线周期CYC_I和数据传输周期的信号STB_O有效，并且没有报告错误信息时，才返回确认信号ACK_O，如图2所示。图2是按照本发明的输入输出接口控制器中的接口间握手协议图，其中CLK_I为时钟信号、STB_O为数据传输周期信号、CYC_I为正常总线周期、ACK_O为确认信号、ERR_O为报错信号。以上是本发明的输入输出接口控制器的WISHBONE接口的基本设计思路，通过这种方式设计的WISHBONE接口控制器可以令内部微处理器与外部芯片之间快速可靠地进行数据输入/输出操作。
如果通用输入输出接口控制器只能以中断或查询低速方式工作，则不能满足高速数据传输的需要。而在许多实际应用系统中都不可避免地存在高速数据传输的应用需求，例如在某些GPS应用中20MB/s的A/D数据传输。中断和查询方式之所以数据传输率较低，主要是由于它们都需要中断CPU的正常工作而进行处理或等待，而DMA方式则在数据传输过程中不中断CPU直接与存储器交换数据。因此，本发明的输入输出接口控制器设计实现了DMA数据传输方式，其主要由DMA方式传输逻辑控制部件118实现。本发明的输入输出接口中，采用外部较低频率的时钟信号EXT_CLK作为DMA传输的请求信号，从而避免了要求外部产生专门的数据传输请求信号，简化了用户的设计，方便了用户的使用。采用内部频率较高的时钟信号WB_CLK对外部低频时钟进行采样，当采样到上升沿时，将DMA请求信号置为有效电平，从而发送DMA请求信号DMA_REQ。当完成数据传输操作后，将DMA应答信号置为有效，返回表示有效数据传输的确认信号DMA_ACK。当采样到DMA应答信号有效时，就将DMA请求信号撤除，完成一次DMA操作，各个控制信号之间的时序关系如图3所示。图3是是DMA传输时序关系图，其中WB_CLK是内部频率较高的时钟信号、EXT_CLK是外部较低频率的时钟信号、DMA_REQ是DMA请求信号、DMA_ACK是确认信号。
如果外部以字节为单位进行输入操作，而内部WISHBONE总线的数据宽度是32位，为了能够有效地提高数据传输速率和总线的利用率，于是采用了“串入并出”的实现技术。“串入并出”技术的逻辑结构图如错误！未找到引用源。所示，使用4个8位的寄存器，并同时实现一个计数器，计数器在图中未示出，但是熟悉本领域的技术人员应该理解，计数器可以以软件或者硬件形式实现。每当采样到外部时钟信号的上升沿时，计数器从1计数，在4个8位寄存器之间按照从低地址到高地址的顺序进行一次数据传送操作，同时外部的数据输入到地址最低的8位寄存器中，当计数器累计到4时，即4个寄存器中都已经读入了数据，总计是32位数据。此时，4个寄存器的值从高地址到低地址并成32位的数据通过WISHBONE总线送入存储器，同时计数器清0，以正确地进行下一次操作。在这种情况下，DMA请求信号变为每当外部时钟出现四次上升沿时才向DMA控制器发送一次数据传输请求信号。
按照本发明，输入输出接口控制器的寄存器110包括数据寄存器和控制/状态寄存器。用户能够通过设置控制寄存器以及读写数据寄存器而完成数据的输入和输出操作。数据寄存器包括输入数据寄存器、输出数据寄存器、DMA输入数据寄存器，而控制/状态寄存器包括控制寄存器、输出使能寄存器、中断使能寄存器、中断状态寄存器。
本发明的输入输出接口控制器的数据传输操作过程如下。图5是按照本发明的输入输出接口控制器中1位操作的逻辑框图，更具体地说，是外部32位端口的其中1位的逻辑结构图，下面以第0位作为示例详细地介绍模块的输入或输出操作。硬件复位信号使所有的32位通用输入输出信号被设置为查询输入操作模式，也就是说，所有的输出三态门驱动都为无效，所有的中断都被屏蔽，因此输入不能够产生任何中断请求信号。当用户需要以查询方式进行输入操作时，首先由用户编程设定输出使能寄存器的对应位为“0”，使其输出为高阻态，以禁止输出操作，并设置中断使能寄存器的对应位为“0”，以禁止产生中断请求，用户就可读对应端口位进行查询输入操作，具体操作流程如图6所示步骤S600，当用户设置以中断方式进行输入操作时，首先由用户通过编程设定输出使能寄存器的对应位为“0”，使输出为高阻，以选择读模式。
步骤S602，设置中断使能寄存器的对应位为“1”，以允许中断请求。
步骤S604，设置控制寄存器的中断使能位为“1”，并通过设置中断请求触发控制位选择外部中断源的触发模式，而后当对应的外部端口的输入数据满足触发模式时，就能产生中断请求信号。要屏蔽所有位的中断请求，将控制寄存器的中断使能位置“0”即可。
步骤S606，查询输入数据寄存器的对应位。
一般来说，在中断处理程序中一般要作以下几步工作，具体的流尘图如图7所示，应该理解，图7所示的流程是跟随在步骤S604的请求中断步骤之后步骤S700，保存现场。
步骤S702，读入端口的数据，比如数据输入寄存器。
步骤S704，将控制寄存器的中断使能位以及中断状态寄存器置0，即清除中断请求信号。
步骤S706，恢复现场。
当用户要求进行输出操作时，具体的操作流程如图8所示，包括步骤S800，首先由用户通过编程设置输出使能寄存器的对应位为“1”，以选择写模式。
步骤S802，设置中断使能寄存器为“0”或将控制寄存器的中断使能位置0，以禁止中断请求信号产生。
步骤S804，用户就可进行数据输出操作，比如将数据写入数据输出寄存器。
本发明的输入输出接口控制器还支持DMA数据传输方式。当进行DMA传输操作时，具体的流程图如图9所示步骤S900，首先要由用户将控制寄存器的DMA操作使能位设置为0。
步骤S902，外部频率较低的时钟信号作为DMA请求信号由外部端口的第31位输入。
步骤S904，同时外部字节数据从外部端口的低8位输入。
步骤S906，内部将外部4次输入的字节数据合并为32位的数据通过WISHBONE总线送入存储器，进行DMA数据传输操作。
本发明的输入输出接口不仅支持常用的中断和查询低速数据传输方式，而且支持DMA高速数据传输方式。其支持4种IO端口类型，可满足多种应用需求，32位双向端口可由用户灵活配置，减少了硬件资源的占用。可使用5种中断请求触发模式，丰富了应用领域。采用WISHBONE总线作为互连接口，降低了设计复杂度和实现代价。
下面介绍两个按照本发明的输入输出接口控制器的具体实现的逻辑结构图图10是按照本发明的以RTL级模拟实现的输入输出接口控制器1000的逻辑结构图。具体包括如下的结构一具有WISHBONE主接口1004的总线主模块1002，此处，就使用了总线主模块1002而不是处理器。
一具有WISHBONE从接口1008的输入输出接口控制器核心部件1006，WISHBONE从接口1008连接到WISHBONE主接口1004。寄存器以及逻辑控制部件中的核心逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件集成在所述输入输出接口控制器核心部件上，所以在该图中并没有示出。
一DMA方式传输逻辑控制部件1010，连接至输入输出接口控制器核心部件1006。
一输入输出控制部件1012，连接至输入输出接口控制器核心部件1006，输入输出控制部件1006还连接外部的数据源模块1014。
一时钟产生模块1016，连接至输入输出接口控制器核心部件1006，其提供时钟信号。
在RTL模拟实现时，可以对本发明的输入输出接口结构中的查询输入、中断输入(5种触发模式)、数据输出、DMA数据传输4部分主要功能进行专门地测试验证。RTL级模拟的测试向量主要由以下5个模块构成时钟产生模块1016、DMA方式传输逻辑控制部件1010、外部数据源1014、WISHBONE主接口1004以及测试向量模块(即以RTL级模拟实现的输入输出接口控制器1000本身)。在测试的过程中，测试向量程序会产生200,000个32位随机数据，对端口的输入和输出4部分主要功能进行模拟检测。
图11是按照本发明的以FPGA仿真模型实现的输入输出接口控制器1100的逻辑结构图。具体包括一具有WISHBONE主接口1104的处理器1102。
一具有WISHBONE从接口1108的输入输出接口控制器核心部件1106，WISHBONE从接口1108连接到WISHBONE主接口1104。寄存器以及逻辑控制部件中的核心逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件集成在输入输出接口控制器核心部件上，因而该图中没有示出。
一DMA方式传输逻辑控制部件1110，连接至输入输出接口控制器核心部件1106。
一存储器1112，连接至DMA方式传输逻辑控制部件1110。
一串口1114，连接至存储器1112和微处理器1102，还连接至外部的显示器1120。串口1114是由输入输出控制部件所实现的一种输入输出的接口。
一时钟分频器1116，连接至微处理器1102，接收时钟信号，分频后提供给微处理器1102；一数据发生器1118，连接至时钟分频器1116和输入输出接口控制器核心部件1106，接收时钟分频器1116提供的时钟信号。并与输入输出接口控制器核心部件1106进行数据交换。
FPGA模拟实现可以避免RTL级模拟存在的固有缺陷。在进行FPGA仿真时，将输入输出接口控制器核心部件1106与处理器1102相连接，下载到Altera公司的包含一个约为40万等效门的APEX EP20K400E器件的SOPC开发板上进行仿真。仿真的过程包括由数据发生器1118产生数据并发送到输入输出接口控制器核心部件1106，输入输出接口控制器核心部件1106工作在DMA传输方式，其采样到数据后，通过DMA方式传输逻辑控制部件1110将数据写入存储器1112，待传输完毕后，经串口1114将存储器1112内的数据输出到显示器1116显示。
下面在分析一下按照本发明的技术方案的硬件复杂程度。在综合输入输出接口控制器核心部件固核时只使用了733个标准单元，而生成硬核共使用755个标准单元(增加了时钟Buffer)，分布在40个单元行中，单元的利用率为76.8％，面积约为38942.2um2，边界比例为1∶1，共有108个IO端口。以上数据说明它的硬件复杂度较低，实现代价较小，面积也比较小，一个主要的原因是由于在设计中采用了WISHBONE互连结构以及复用技术，从而降低了设计复杂性和硬件实现代价。
本发明的输入输出接口控制器在输入和输出端口都设置了寄存器，并用单个时钟的单个边沿进行控制，从而使得本身的时序收敛。其关键路径在2ns以下，能够满足基于0.18μm标准单元设计的主频为500MHz或500MHz以下的SoC芯片的集成应用需要。
综合而言，本发明具有如下的技术效果1.由于实现了直接存储器访问高速数据传输方式，并且采用了“串入并出”的技术，大大提高了数据传输率，能够增强整个SoC芯片的IO性能，经过实验，数据传输率可达30MBps以上；2.由于针对高速通用IO接口控制器IP核的体系结构和逻辑设计进行了专门而又细致地优化，使其关键路径非常短，集成到SoC系统中不会成为芯片性能的瓶颈，从而提高了系统集成工作的效率；3.由于采用了开放式总线协议(WISHBONE)，显著提高了输入输出接口控制器的可重用性，便于用户集成应用，不会受到总线许可协议的限制；4.由于采用了实现代价小、硬件复杂度低的总线协议，并且广泛地采用了复用技术，因此高速通用IO接口控制器IP核的实现只需要很少的逻辑门，从而大大减少了SoC芯片集成时在规模以及功耗方面的负担。
上述实施例是提供给熟悉本领域内的人员来实现或使用本发明的，熟悉本领域的人员可在不脱离本发明的发明思想的情况下，对上述实施例做出种种修改或变化，因而本发明的保护范围并不被上述实施例所限，而应该是符合权利要求书提到的创新性特征的最大范围。
权利要求
1.一种输入输出接口控制器，其特征在于，包括下述的结构一处理器，其具有WISHBONE主接口；一输入输出接口控制器核心部件，其具有WISHBONE从接口，所述WISHBONE从接口连接到所述WISHBONE主接口；寄存器，与所述处理器以及所述输入输出接口控制器核心部件相连，包括数据寄存器和控制/状态寄存器，所述寄存器保存所述接口控制器的操作指令；输入输出控制部件，与所述寄存器相连；逻辑控制部件，与所述处理器、所述输入输出接口控制器核心部件、所述寄存器以及所述输入输出控制部件相连，其包括核心逻辑控制部件、DMA方式传输逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件，其中，所述DMA方式传输逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件受所述核心逻辑控制部件的控制。
2.如权利要求1所述的输入输出接口控制器，其特征在于，所述逻辑控制部件中的DMA方式传输逻辑控制部件使用外部的数据传输的请求信号或外部数据传输的时钟信号作为内部的握手请求信号，用内部频率较高的时钟信号对其进行采样，当采样到上升沿时，外部的数据被输入并发出DMA请求，输入的数据经过移位处理后通过WISHBONE总线以DMA的方式传输，当完成数据传输操作后返回表示有效数据传输的确认信号，完成一次DMA操作。
3.如权利要求1所述的输入输出接口控制器，其特征在于，所述输入输出控制部件具有32位的端口，所述寄存器为4个8位的寄存器，在进行操作时，采用“串入并出”的方式，当采样到外部请求信号的上升沿时，所述4个8位寄存器依序进行一次数据传送操作，同时外部的数据输入到第一个8位寄存器中，重复4次上述步骤后，发出DMA请求信号进行DMA传输，所述4个寄存器的值从高位到低位并成32位的数据通过WISHBONE总线被传输。
4.如权利要求1所述的输入输出接口控制器，其特征在于，所述WISHBONE从接口和WISHBONE主接口之间的连接使用11组从控制与数据信号。
5.如权利要求1至4中任一项所述的输入输出接口控制器，其特征在于，可包括如下的结构一具有WISHBONE主接口的总线主模块；一具有WISHBONE从接口的输入输出接口控制器核心部件，所述WISHBONE从接口连接到所述WISHBONE主接口；所述寄存器以及所述逻辑控制部件中的核心逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件集成在所述输入输出接口控制器核心部件上；一DMA方式传输逻辑控制部件，连接至所述输入输出接口控制器核心部件；一输入输出控制部件，连接至所述输入输出接口控制器核心部件，所述输入输出控制部件还连接外部的数据源模块；一时钟产生模块，连接至所述输入输出接口控制器核心部件，提供时钟信号。
6.如权利要求1至4中任一项所述的输入输出接口控制器，其特征在于，可包括如下的结构一具有WISHBONE主接口的处理器；一具有WISHBONE从接口的输入输出接口控制器核心部件，所述WISHBONE从接口连接到所述WISHBONE主接口；所述寄存器以及所述逻辑控制部件中的核心逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件集成在所述输入输出接口控制器核心部件上；一DMA方式传输逻辑控制部件，连接至所述输入输出接口控制器核心部件；一存储器，连接至所述DMA方式传输逻辑控制部件；一串口，连接至所述存储器和所述微处理器，还连接至外部的显示器；一时钟分频器，连接至所述微处理器，接收时钟信号，分频后提供给所述微处理器；一数据发生器，连接至所述时钟分频器和所述输入输出接口控制器核心部件，接收所述时钟分频器提供的时钟信号。并与所述输入输出接口控制器核心部件进行数据交换。
全文摘要
本发明公开了一种输入输出接口控制器，包括，一具有WISHBONE主接口的处理器；一具有WISHBONE从接口的输入输出接口控制器核心部件，其中WISHBONE从接口连接到WISHBONE主接口；寄存器，包括数据寄存器和控制/状态寄存器，所述寄存器保存所述接口控制器的操作指令；输入输出控制部件；逻辑控制部件，包括核心逻辑控制部件、DMA方式传输逻辑控制部件、中断方式传输逻辑控制部件和查询方式传输逻辑控制部件。采用了如上的技术方案后，本发明的输入输出接口除了支持IRQ、FIQ或查询传输方式外，还可以使用高速的DMA方式进行数据传输。且本发明的IO端口类型由输入输出控制部件控制，可进行灵活配置。总线结构采用了WISHBONE总线，结构简单，同时，硬件的实现代价也大大地降低了。
文档编号G06F3/00GK1707403SQ200410025008
公开日2005年12月14日 申请日期2004年6月9日 优先权日2004年6月9日
发明者张建民, 李思昆, 张谊, 周军明, 沈胜宇, 曾亮, 薛德贤, 黎铁军, 黄勇, 卢先兆 申请人:上海华博科技(集团)有限公司