专利名称：总线结构及其数据传输方法
技术领域：
本发明是关于一种信号传输技术，特别是关于总线结构及其数据传输方法，应用在信息系统所含各功能组件之间的信号传递环境中，在任意两个功能组件之间，以至少一条以上的导线以串行传输方式传递数据、地址及控制信号；此总线结构进行数据传输方法流程时，用于在并行信号与串行信号相互间进行转换动作，至于此转换动作的先后顺序，则需根据实际情况而定。
背景技术：
对于信息系统(如计算机)而言，其所组设的各功能组件(如信息系统所含的各个单元、元件、组件、装置)之间，在将信号由信息系统内部的某个地方传送到另一处时，所经过的连接通路即称为总线，就现有技术而言，总线是一组平行导线，其连接信息系统各单元，为单元间的通信路径，载运数据由一个单元传送到另一个单元，这些单元包括系统中的各处理器、各内存、输入输出系统以及外围装置。
总线可使一个复杂的系统协同工作，总线包括本地总线以及系统总线，本地(local)总线连接内存与输出入装置到一个特定的处理器，使处理器与内存间的频宽得以有效运用，所以和处理器的结构有关。而系统(global)总线则连接有限个处理器，以次系统间的最大效能为考查依据，一个系统总线常具有协调信息或传输方法，使系统内部所含不同处理器间得以相互交换数据。
对于个人信息系统而言，总线从名称与设计上可大致分成三种类型1.数据总线(Data Bus)数据总线用于连接处理器(CPU)、内存及主机板上的其它硬件装置的电子通路，为一组平行的导线，数据线的数目则影响到数据在硬件之间的传输速度，一般而言，数据总线可为8条导线，一次传送8位比特，或为16条导线，一次传送16位比特，由于处理器技术的进步，处理器所含的芯片一次可接收与传送数据的数量也随之增加，在此时，在处理器及内存或处理器与输出入装置之间将设有缓冲器来控制数据流向与流量。2.地址总线(Address Bus)地址总线是一组与数据总线相似的数据线，用来传送内存地址。3.控制总线(Control Bus)传送控制信号，控制总线真正直接控制内存或输出入装置。
现有的个人信息系统中，无论数据总线、地址总线或控制总线，均为一组导线类型，例如，为8条或16条；而数据总线的数据传输方式、地址总线的地址数据传输方式或控制总线的控制信号传输方式为并行数据传输。由于处理器技术的进步，所以常需要加上缓冲器来汇整处理器与主机板上其它硬件装置之间的数据、地址、控制信号的传输情形；然而，随着处理器功能增加，在管脚数目不可能无限增加的情况下，应如何对管脚做最好的运用，都是值得思考的问题。况且，就某些角度而言，串行数据传输可达到相当高的数据传输速率，例如，可达每秒1.5G位以上。
所以，如何以一种新的思考角度来考虑，可否在任何两个信息系统所含功能组件之间，以及处理器与内存、主机板上其它硬件装置之间的数据、地址、控制信号传输时无需加上缓冲器，数据总线、地址总线或控制总线的并行传输是否必要，以及当处理器功能增加，而管脚不够使用的情形下，是否能减少处理器的数据总线、地址总线、以及控制总线的管脚数，乃是现有的总线结构待解决的问题。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种总线结构及其数据传输方法，应用在信息系统所含单元、元件、组件、装置等各功能组件之间的信号传递环境中，在任何两个信息系统所含功能组件之间，以至少一条以上的导线以串行传输方式传递数据、地址及/或控制信号。
本发明的又一目的在于提供一种总线结构及其数据传输方法，本发明的总线结构在进行数据传输方法流程时，执行将并行信号转换为串行信号的动作以及将串行信号转换为并行信号的动作，至于此二个动作的先后顺序或仅需执行单一动作时，则根据实际需求而定。
本发明的再一目的在于提供一种总线结构及其数据传输方法，其能减少处理器的数据总线、地址总线以及控制总线的管脚数。
根据以上所述的目的，本发明提供了一种新颖的总线结构及其数据传输方法。本发明的总线结构至少包括并行/串行转换模块及串行/并行转换模块。
该数据传输方法包括以下程序将至少一条以上的导线上的并行信号转换为串行信号，并将该串行信号作输出。
该数据传输方法也可包括以下程序并行/串行信号转换模块将来自于至少一条以上的导线上的并行信号转换成串行信号并输出。
该数据传输方法还可包括以下程序并行/串行信号转换模块将来自于至少一条以上导线的并行信号转换成串行信号并输出，在此，该串行信号输出至串行/并行信号转换模块。
该数据传输方法又可包括以下程序并行/串行信号转换模块将输入至少一条以上的导线上的并行数据信号、以及并行地址信号转换为串行数据信号、以及串行地址信号，并将该串行数据信号以及该串行地址信号输出。
该数据传输方法也可包括以下程序并行/串行信号转换模块将输入至少一条以上的导线上的并行数据信号、以及并行控制信号转换为串行数据信号、以及串行控信号，并将该串行数据信号以及该串行控信号输出。
该总线结构包括并行/串行信号转换模块，该并行/串行信号转换模块包括并行信号输入端以及串行信号输出端，该并行信号输入端将输入来自于至少一条以上导线上的并行信号，该并行/串行信号转换模块将输入的并行信号转换成串行信号，并经由该串行信号输出端将转换后的串行信号输出。
总线结构在进行数据传输方法流程时，用于进行将并行信号转换为串行信号以及将串行信号转换为并行信号的转换动作，至于此转换动作的先后顺序或仅需执行单一动作时，则根据实际需求而定。当总线结构将并行信号转换为串行信号时，并行/串行转换模块将输入的至少一条以上的数据、地址或控制信号线上的并行信号转换成串行信号并输出，反之，则将输入的单一一条的数据或地址或控制信号线上的串行信号转换成并行信号并输出。
至于本发明的总线结构所含的并行/串行转换模块及串行/并行转换模块，可在信息系统制造时即内含在其中，也或者以外加电路的形式与信息系统单元、元件、组件、装置进行结合。
图1是系统方块图，显示应用本发明的总线结构的系统基本组织结构的方块模块图；图2是工作流程图，显示应用于图1中的总线结构以进行总线方法的流程程序；图3是工作流程图，显示应用于图1中的总线结构以进行总线方法的另一流程程序；图4是工作流程图，显示应用于图1中的总线结构以进行总线方法的再一流程程序；图5是工作流程图，显示应用于图1中的总线结构以进行总线方法的再一流程程序；图6是工作流程图，显示应用于图1中的总线结构以进行总线方法的再一流程程序；图7是工作流程图，显示应用于图1中的总线结构以进行总线方法的再一流程程序；图8为方块图，说明图1中的总线结构的并行/串行信号转换模块的实施例的基本结构；图9为方块图，说明图1中的总线结构的串行/并行信号转换模块的实施例的基本结构；图10为方块图，说明图9中的数字电路的基本结构；图11为示意图，说明图10中的CLK1至CLK7的周期；图12为方块图，说明图1中的总线结构的并行/串行信号转换模块的另一实施例的基本结构；图13为示意图，说明CKL、并行加载PL信号的变化情形、JK正反器的各输出的波形变化情形；图14为方块图，说明图1中的总线结构的串行/并行信号转换模块的另一实施例的基本结构；图15为示意图，说明图14中的串行/并行信号转换模块中的时序；图16为方块图，说明图1中的总线结构的并行/串行信号转换模块的又一实施例的基本结构；图17为方块图，说明图16中的数字电路的基本结构；图18为示意图，显示应用本发明的总线结构的实施例的结构方块图；图19是工作流程图，显示应用于图18中的总线结构以进行总线方法的流程程序；图20为示意图，显示应用本发明的总线结构的另一实施例的结构方块图；以及图21为工作流程图，显示应用于图20中的总线结构以进行总线方法的流程程序。
具体实施例方式
实施例以下即配合附图，详细说明本发明的总线结构及其数据传输方法的实施例。
图1为系统方块图，显示应用本发明的总线结构的信息系统基本组织的方块示意图。如图1所示，总线结构1包括并行/串行信号转换模块2，以及串行/并行信号转换模块3。并行/串行信号转换模块2包括并行信号输入端21以及串行信号输出端22。串行/并行信号转换模块3则包括串行信号输入端31以及并行信号输出端32。并行/串行信号转换模块2与串行/并行信号转换模块3之间可经由并行信号输入端21与并行信号输出端32直接连接，及/或经由串行信号输出端22与串行信号输入端31直接连接；及/或以至少一条以上的导线来做连接，在此，此导线为数据线、地址线及/或控制信号线。
当总线结构1将并行信号转换为串行信号时，是将至少一条以上的数据、地址或控制信号线上的并行信号输入到并行信号输入端21，并行/串行信号转换模块2将输入的并行信号转换成串行信号，并经由串行信号输出端22将转换后的串行信号输出，此输出的串行信号可经由一条数据线、地址线或控制信号线传送给信息系统(图未标)，或传送给串行信号输入端31；在此，并行/串行信号转换模块2的至少一条以上的数据、地址或控制信号线上的并行输入信号可由信息系统而来，或由串行/并行信号转换模块3的并行信号输出端32而来。
当总线结构1将串行信号转换为并行信号时，串行/并行信号转换模块3的串行信号输入端31将输入一条数据、地址或控制信号线上的串行信号，串行/并行信号转换模块3将输入的串行信号转换成并行信号，并经由并行信号输出端32将转换后的并行信号输出，此输出的并行信号可经由至少一条以上的数据、地址或控制信号线传送给信息系统抑或传送给并行/串行信号转换模块2的并行信号输入端21；在此，串行/并行信号转换模块3的单一一条数据、地址或控制信号线上的串行输入信号可由信息系统单元而来，或由并行/串行信号转换模块2的串行信号输出端22而来。
至于总线结构1的并行/串行转换模块2及/或串行/并行转换模块3，可在信息系统所含功能组件制造时即内含在其中，或以外加电路的形式与信息系统结合。这些功能组件可以是，例如，中央处理器CPU、微处理器MCU、电子书卡控制器、显示控制器、显示面(均图未标)。
图2为工作流程图，显示应用于图1中的总线结构以进行数据传输的方法的程序。在此，总线结构1是将并行信号转换为串行信号。如图2所示，在步骤11，并行/串行信号转换模块2的并行信号输入端21将输入至少一条以上的数据、地址或控制信号线上的并行信号，并行/串行信号转换模块2将输入的并行信号转换成串行信号，在此，并行/串行信号转换模块2的至少一条以上的数据、地址或控制信号线上的并行输入信号可由信息系统所含的功能组件而来，或由串行/并行信号转换模块3的并行信号输出端32而来，并进至步骤12。
在步骤12中，借由并行/串行信号转换模块2的串行信号输出端22输出转换后的串行信号，并经由至少一条数据、地址或控制信号线而传送给信息系统。
图3为工作流程图，显示应用于图1中的总线结构1以进行数据传输方法的另一流程。在此，总线结构1用于将并行信号转换为串行信号。如图3所示，在步骤41中令并行信号输入端21输入至少一条以上的数据、地址或控制信号线上的并行信号，并行/串行信号转换模块2将输入的并行信号转换成串行信号，在此，并行/串行信号转换模块2的至少一条以上的数据、地址或控制信号线上的并行输入信号可由信息系统所含各功能组件而来，或由串行/并行信号转换模块3的并行信号输出端32而来，随后并进至步骤42。
在步骤42，从并行/串行信号转换模块2的串行信号输出端22输出转换后的串行信号，此输出的串行信号可经由一条数据、地址或控制信号线而传送给串行/并行信号转换模块3的串行信号输入端31。
图4为工作流程图，显示应用于图1中的总线结构1以进行数据传输方法的再一流程程序。在此，总线结构1用于将串行信号转换为并行信号。如图所示，在步骤51中，串行/并行信号转换模块3的串行信号输入端31将输入单一一条数据、地址或控制信号线上的串行信号，串行/并行信号转换模块3将输入的串行信号转换成并行信号，在此，串行/并行信号转换模块3的一条数据、地址或控制信号线上的串行输入信号可由信息系统的功能组件而来，或由并行/串行信号转换模块2的串行信号输出端22而来，并进到步骤52。
在步骤52，从串行/并行信号转换模块3的并行信号输出端32将转换后的并行信号输出，此输出的并行信号可经由至少一条以上的数据、地址或控制信号线而传送给信息系统所含的功能组件。
图5为工作流程图，显示应用于图1中的总线结构1进行数据传输方法的又一程序。在此，总线结构1用于将串行信号转换为并行信号。如图所示，在步骤61，串行/并行信号转换模块3的串行信号输入端31将输入单一一条数据、地址或控制信号线上的串行信号，串行/并行信号转换模块3将输入的串行信号转换成并行信号，在此，串行/并行信号转换模块3的单一一条数据、地址或控制信号线上的串行输入信号可由信息系统所含的功能组件而来，或由并行/串行信号转换模块2的串行信号输出端22而来，并进到步骤62。
在步骤62，从串行/并行信号转换模块3的并行信号输出端32将转换后的并行信号输出，此输出的并行信号可经由至少一条以上的数据或地址或控制信号线而传送给并行/串行信号转换模块2的并行信号输入端21。
图6为工作流程图，显示应用于图1中的总线结构以进行总线方法的再一流程程序。在此，总线结构1进行将并行信号转换为串行信号以及将串行信号转换为并行信号的动作。
如图6所示，首先，在步骤71，并行/串行信号转换模块2的并行信号输入端21将输入至少一条以上的数据、地址或控制信号线上的并行信号，并行/串行信号转换模块2将输入的并行信号转换成串行信号，并经由串行信号输出端22将转换后的串行信号输出，此输出的串行信号可经由一条数据、地址或控制信号线而传送给串行/并行信号转换模块3的串行信号输入端31；在此，并行/串行信号转换模块2的至少一条以上的数据或地址或控制信号线上的并行输入信号可由信息系统所含的功能组件而来，抑或由串行/并行信号转换模块3的并行信号输出端32而来，并进到步骤72。
在步骤72，串行/并行信号转换模块3的串行信号输入端31将输入单一一条数据、地址或控制信号线上的串行信号，此串行信号来自并行/串行信号转换模块2的串行信号输出端22，串行/并行信号转换模块3将输入的串行信号转换成并行信号，并经由并行信号输出端32将转换后的并行信号输出，此输出的并行信号可经由至少一条以上的数据、地址或控制信号线而传送给信息系统所含的各功能组件，或传送给并行/串行信号转换模块2的并行信号输入端21。
图7为工作流程图，显示应用于图1中的总线结构1以进行总线方法的再一流程程序。在此，总线结构1将进行将串行信号与并行信号相互转换的动作。
如图7所示，首先在步骤81，串行/并行信号转换模块3的串行信号输入端31，将输入单一一条数据或地址或控制信号线上的串行信号，串行/并行信号转换模块3将输入的串行信号转换成并行信号，并经由并行信号输出端32将转换后的并行信号输出，此输出的并行信号可经由至少一条以上的数据、地址或控制信号线而传送给并行/串行信号转换模块2的并行信号输入端21；在此，串行/并行信号转换模块3的单一一条数据或地址或控制信号线上的串行输入信号可由信息系统所含的各功能组件而来，或由并行/串行信号转换模块2的串行信号输出端22而来，并进到步骤82。
在步骤82，并行/串行信号转换模块2的并行信号输入端21将输入至少一条以上的数据、地址或控制信号线上的并行信号，此并行信号来自于串行/并行信号转换模块3的并行信号输出端32，并行/串行信号转换模块2将输入的并行信号转换成串行信号，并经由串行信号输出端22将转换后的串行信号输出，此输出的串行信号可经由一条数据、地址或控制信号线而传送给信息系统所含的各功能组件，或传送给串行/并行信号转换模块3的串行信号输入端31。
图8为方块图(block diagram)，说明图1中的总线结构1的并行/串行信号转换模块实施例的基本结构。在此，输入信号44为8bit的数据形式，此8bit数据可为并行数据、并行地址或并行控制信号。如图所示，并行/串行信号转换模块2可为多任务器4以及锁定数据电路5的类型，此多任务器4为8到1的MUX类型，并行/串行信号转换模块2的并行信号输入端21由锁定数据电路5的数据输入端5F0-5F7组成，锁定数据电路5的输出端5Z0-5Z7则分别一一与多任务器4的数据输入端4D0-4D7对应连接；而并行/串行信号转换模块2的串行信号输出端22则由多任务器4的输出端4Z构成，在此，多任务器4尚有3个选择控制线端4C1-4C3，控制线4C1-4C3的控制输入信号将决定输入端4D0-4D7中的哪一个输入数据将经由输出端4Z输出，锁定数据电路5可经由R/W端来决定将执行读入数据/读出数据的动作，当锁定数据电路5将数据D0-D7自其输入端5F0-5F7输入后，可执行锁定数据的功能，而将其输出端5Z0-5Z7的数据分别锁定为D0-D7，锁定数据电路5的输出端5Z0-5Z7则分别一一对应与多任务器4的数据输入端4D0-4D7连接，在此，如图8所示，锁定数据电路5的工作周期CLKA的周期时间为T0，而多任务器4的工作周期CLKB的周期时间为(T0/8)，也就是，CLKA的周期时间为CLKB的周期时间的8倍。
由于并行信号的数据或地址或控制信号为8bit的类型，此输入信号44(并行数据或并行地址数据)为8bit的数据类型由D0-D7构成，所以多任务器4的输入端4D0-4D7分别将一一对应输入8bit数据的D0-D7，如图8所示，在此，输入的8bit数据为数据、地址或控制信号。此多任务器4在工作时，将输入端4D0-4D7的输入数据(此数据可为数据、地址或控制信号)依序地从输出端4Z输出，经由选择控制线4C1-4C3的控制输入信号，例如，输入的控制输入信号为[111]，多任务器4先将数据D7经由输出端4Z输出，接着，例如，输入的控制输入信号为[110]，多任务器4再将数据D6经由输出端4Z输出，再接着，例如，输入的控制输入信号为[101]，多任务器4再将数据D5经由输出端4Z输出，依此类推，最后，例如，输入的控制输入信号为
，多任务器4最后将数据D0经由输出端4Z输出，经由输出端4Z，将输出串行数据55，如图8所示，在此，串行数据55的周期为T0，串行数据55由数据D0-D7组成。在此，虽然讨论的并行数据为8bit，但对于4bit、16bit、32bit或64bit的数据，也可以同理类推，在此不再赘述。
图9为方块图，说明图1中的总线结构的串行/并行信号转换模块的实施例的基本结构。在此，输入信号66为8bit的串行数据，在此，仅讨论输入信号66由E0-E7信号构成，此串行数据可以是串行数据或串行地址或串行控制信号。如图9所示，串行/并行信号转换模块3由解多任务器6以及数字电路7构成，此解多任务器6为1x8的DeMUX形式，解多任务器6的工作周期为CLKC，串行/并行信号转换模块3的串行信号输入端31由解多任务器6的数据输入端6D构成；而串行/并行信号转换模块3的并行信号输出端32则由数字电路7的输出端7Y0-7Y7构成，在此，解多任务器6有3个选择线端6C1至6C3，选择线6C1-6C3的输入信号将决定输入端6D的输入数据将经由解多任务器6的输出端6Z0-6Z7中的哪一个输出端输出，而解多任务器6的输出端6Z0-6Z7将分别一一与数字电路7的输入端7X0-7X7对应连接。
由于串行输入信号66为串行数据，此串行输入信号66(串行数据或串行地址或串行控制信号)由E0-E7信号构成，所以解多任务器6的输出端6Z0-6Z7依序分别将一一对应的输入数据E0-E7输出；串行输入信号66的周期为T3，解多任务器6的工作周期CLKC的周期时间为(T3/8)；数字电路7所具有的输入工作周期分别为CLK1至CLK7，但无论是CLK1或是CLK2-CLK7，其周期时间均为T4，而T4＝T3，也就是，CLK1-CLK7的周期时间为CLKC的周期时间的8倍。
解多任务器6在工作时，将输入端6D的输入数据E0-E7，依序从输出端6Z0-6Z7一一输出，经由选择线6C1-6C3的控制选择输入信号，例如，控制选择输入信号为
，解多任务器6先将数据E0经由输出端6Z0输出，接着，例如，控制选择输入信号为
，解多任务器6再将数据E1经由输出端6Z1输出，再接着，例如，控制选择输入信号为
，解多任务器6再将数据E2经由输出端6Z2输出，依此类推，最后，例如，控制选择输入信号为[111]，解多任务器6最后将数据E7经由输出端6Z7输出。
在此，会碰到一个问题，即数据E0-E7在输出端6Z0-6Z7输出时，并非是同步输出，而对于解多任务器6而言，各输出端6Z0-6Z7也不可能同步输出，所以，必须要以数字电路7来将输出端6Z0-6Z7所出现的数据E0-E7做同步化处理，数字电路7如图10所示。
图10为方块图，说明图9中的数字电路的基本结构。如图10所示，此数字电路7可由D正反器D1-D28构成，数字电路7的输入端7X0-7X7将一一对应于解多任务器6的输出端6Z0-6Z7并做连接。而CLK1至CLK7的周期则如图11中所示，但无论是CLK1或CLK2-CLK7，其周期时间均为T4，而T4＝T3，也就是，CLK1-CLK7的周期时间为CLKC周期时间的8倍。经由数字电路7中的D正反器的作用，当数据E0经由解多任务器6的输出端6Z0输入到数字电路7的输入端7X0后，将经由D正反器D1(D1的输入CLK为CLK1)、D正反器D2(D2的输入CLK为CLK2)、D正反器D3(D3的输入CLK为CLK3)、D正反器D4(D4的输入CLK为CLK4)、D正反器D5(D5的输入CLK为CLK5)、D正反器D6(D6的输入CLK为CLK6)以及D正反器D7(D7的输入CLK为CLK7)的作用，其中，D1的输入D为7X0，而D2的输入则为D1的输出，D3的输入则为D2的输出，D3的输入则为D2的输出，D4的输入则为D3的输出，D5的输入则为D4的输出，D6的输入则为D5的输出，D7的输入则为D6的输出，且D7的输出为数字电路7的输出端7Y0；D1至D7正反器的作用为延迟E0信号。依同理可类推出E1至E6信号在D8至D28的工作原理，故在此不再赘述。对于E7信号而言，由于是最后一个信号，所以无需延迟电路。数字电路7的输出端7Y0至7Y7的输出信号，即为串行/并行信号转换模块3的并行信号输出端32的并行输出信号。
图12为方块图，说明图1中总线结构的并行/串行信号转换模块的另一实施例的基本结构。如图12所示，输入信号55为并行信号4bit的数据形式，此4bit数据可为并行数据或并行地址或并行控制信号。如图12所示，并行/串行信号转换模块2可由JK正反器A、B、C、D、NAND闸g1至g8以及反向闸S1-S4组合而成。并行/串行信号转换模块2的并行信号输入端21由NAND闸g1的g11输入、NAND闸g3的输入g31、NAND闸g5的输入g51以及NAND闸g7的输入g71组成。JK正反器A、B、C、D的工作时钟为同一个CLK。图13即为，CKL、并行加载PL信号的变化情形、JK正反器A的输出QA、JK正反器B的输出QB、JK正反器C的输出QC以及JK正反器D的输出QD的波形变化情况。
JK正反器D的输出Q端为JK正反器C的J输入端，而JK正反器D的输出Q反向端为JK正反器C的K输入端；JK正反器C的输出Q端为JK正反器B的J输入端，而JK正反器C的输出Q反向端为JK正反器B的K输入端；JK正反器B的输出Q端为JK正反器A的J输入端，而JK正反器B的输出Q反向端为JK正反器A的K输入端；JK正反器A的输出Q端为并行/串行信号转换模块2的串行信号输出端22。当各个JK正反器A、B、C、D的清除线CL输入脉冲″1→0″时移位缓存器将被清除；当各个JK正反器A、B、C、D的预置线PR(PRESET)输入脉冲″1→0″时移位缓存器的输出将被预设为1。
当并行加载PL信号为″0″时，由于并行加载PL信号为NAND闸g1到g8的输入端，所以g1-g8的输出值均为″1″；当并行加载PL信号由″0→1″后，且输入信号55为并行信号 ，则由于PL＝″1″且g11＝″1″、g31＝″0″、g51＝″1″、g71＝″0″，则g1、g4、g6、g7的输出均为由″1→0″，而g2、g3、g5、g8的输出则仍维持为″1″；由于g1、g7的输出由″1→0″，所以使得JK正反器A、D将执行预设动作，而将JK正反器A、D的输出Q值均设为″1″；由于g4、g6的输出由″1→0″，所以使得JK正反器B、C将执行清除动作，而将JK正反器B、C的输出Q值设为″0″，所以使得JK正反器A的输出QA＝″1″，JK正反器B的输出QB＝″0″，JK正反器C的输出QA＝″0″，JK正反器D的输出QA＝″1″。
接着，当并行加载PL＝″0″时，使得预设动作以及清除动作将无法进行，而此时，JK正反器A、B、C、D将随着输入的CLK中的″1→0″而开始执行移位缓存器的功能。在第1个clock周期后JK正反器A的输出由″1→0″，接着在第2个周期后JK正反器A的输出由″0→0″，在第3个clock周期后，JK正反器A的输出由″0→1″，经由JK正反器A的QA输出端而完成了输出″1″，″0″，″0″，″1″串行信号的动作。
图14为方块图，用于说明图1中总线结构的串行/并行信号转换模块的另一实施例的基本结构。在此，输入信号77为4bit串行数据，此串行数据类型可以是串行数据或串行地址或串行控制信号。如图14所示，串行/并行信号转换模块3可由D正反器A1、A2、A3、A4以及AND闸h1至h4组成。串行/并行信号转换模块3的串行信号输入端31为D正反器A1的输入端DA1，而并行信号输出端32由闸h1至h4的输出端DZ0-DZ3组成，D正反器A1的输出端DA1Q为h1的输入、且DA1Q与D正反器A2的输入端DA2连接，D正反器A2的输出端DA2Q为h2的输入、且DA2Q与D正反器A3的输入端DA3连接，D正反器A3的输出端DA3Q为h3的输入、且DA3Q与D正反器A4的输入端DA4连接，D正反器A4的输出端DA4Q为h4一输入。D正反器A1、A2、A3、A4的工作时钟为同一个CLK9。
需要4个clock脉冲以将4bit的串行输入信号77加载至缓存器(D正反器A1、A2、A3、A4)中，在第4个脉冲后，缓存器保存着一个有效的4位数据，输出此4位数据时，读取使能线RE需在高位状态，AND闸h1至h4使储存于移位缓存器的数据利用四个平行输出端DZ0、DZ1、DZ2、DZ3一次全部输出，也就是D正反器A1-A4输出端的DA1Q-DA4Q的信号数据在同一时间在DZ0-DZ3输出展现出来。串行输出所需要的四个额外的clock脉冲在此并不需要，当然，再循环仍要存在。
图15为图14中的串行/并行信号转换模块中的时序图。如图15所示，输入信号77为4bit的串行数据，在此，输入信号77为″1″，″0″，″0″，″1″，在第一个CLK9的clock脉冲后，D正反器A1的输出端DA1Q的输出信号为″1″，由于D正反器A1的输出端DA1Q与D正反器A2的输入端DA2做连接，所以此信号″1″当成D正反器A2的输入端DA2的输入。接着，在第2个CLK9的clock脉冲后，D正反器A1的输出端DA1Q的输出信号″1→0″，由于D正反器A1的输出端DA1Q与D正反器A2的输入端DA2连接，所以此信号″0″当成D正反器A2的输入端DA2的输入；且在第2个CLK9的clock脉冲时，由于D正反器A2的输入端DA2的信号为″1″，故在第2个CLK9的clock脉冲后，D正反器A2的输出端DA2Q的信号为″1″；由于D正反器A2的输出端DA2Q与D正反器A3的输入端DA3连接，所以此信号″1″当成D正反器A3的输入端DA3的输入。同理依此类推，可得出在第4个CLK9的clock脉冲后，D正反器A1的输出端DA1Q的信号为″1″、D正反器A2的输出端DA2Q的信号为″0″、D正反器A3的输出端DA3Q的信号为″0″以及D正反器A4的输出端DA4Q的信号为″1″，在此，D正反器A1-A4的作用为移位缓存器。
当在第4个CLK9的clock脉冲后，D正反器A1的输出端DA1Q的信号为″1″、D正反器A2的输出端DA2Q的信号为″0″、D正反器A3的输出端DA3Q的信号为″0″，此时在读取使能线RE输入一个脉冲后，将同时在h1-h4的输出端DZ0-DZ3，在DZ0输出信号″1″、在DZ1输出信号″0″、在DZ2输出信号″0″以及在DZ3输出信号″1″，也就是，在D正反器A1-A4输出端的DA1Q-DA4Q的输出信号数据在同一时间在DZ0-DZ3输出展现出来。
图16为方块图，说明图1中的总线结构的并行/串行信号转换模块的又一实施例的基本结构。在此，输入信号88为8bit的数据类型，此8bit数据类型可以是并行数据或并行地址或并行控制信号。如图16所示，并行/串行信号转换模块2可由多任务器8以及数字电路9组合而成，此多任务器8为8到1的MUX型，并行/串行信号转换模块2的并行信号输入端21由数字电路9的数据输入端9D0-9D7组成，数字电路9的输出端9D0Q-9D7Q则分别一一与多任务器8的数据输入端8D0-8D7对应连接；而并行/串行信号转换模块2的串行信号输出端22则由多任务器8的输出端8Z构成，在此，多任务器8尚有3个选择控制线端8C1-8C3，控制线8C1-8C3的控制输入信号将决定输入端8D0-8D7中的哪一个输入数据将经由输出端8Z输出，由于数字电路9的输出端9D0Q-9D7Q分别一一与多任务器8的数据输入端8D0-8D7对应连接，数字电路9的输出端9D0Q-9D7Q将数据F0-F7分别一一输入到多任务器8的数据输入端8D0-8D7。关于数字电路9将在图18中做说明。
在此，如图16所示，数字电路9的工作周期CLKE的周期时间为T5，而多任务器8的工作周期CLKF的周期时间为(T5/8)，也就是，CLKE的周期时间为CLKF的周期时间的8倍。由于并行信号的数据或地址或控制信号为8bit类型，此输入信号88(并行数据或并行地址或并行控制信号)为8bit的数据类型，由F0-F7构成，所以多任务器8的输入端8D0-8D7分别将一一对应输入8bit数据的F0-F7，如图16所示，在此，输入的8bit数据为数据或地址或控制信号。此多任务器8在工作时，将输入端8D0-8D7的输入数据，此输入数据可为数据或地址或控制信号，依序地在输出端8Z输出，经由选择控制线8C1-8C3的控制输入信号，例如，输入的控制输入信号为[111]，多任务器8先将数据F7经由输出端8Z输出，接着，例如，输入的控制输入信号为[110]，多任务器8再将数据F6经由输出端8Z输出，再接着，例如，输入的控制输入信号为[101]，多任务器8再将数据F5经由输出端8Z输出，依此类推，最后，例如，输入的控制输入信号为
，多任务器8最后将数据F0经由输出端8Z输出，经由输出端8Z，将输出串行数据99，如图16所示，在此，串行数据99的周期为T5，串行数据99由数据F0-F7所组成。
图17为方块图，说明图16中的数字电路的基本结构。如图17所示，此数字电路9可由D正反器D91-D97构成，D正反器D91-D97分别具有输入端9D0-9D7以及输出端9D0Q-9D7Q。并行/串行信号转换模块2的并行信号输入端21由数字电路9的数据输入端9D0-9D7组成；数字电路9的输出端9D0Q-9D7Q将分别一一与多任务器8的输入端8D0-8D7对应连接。
D正反器D91-D97的工作clock脉冲均为CLKE，而多任务器8的工作clock脉冲为CLKF。数字电路9的工作周期CLKE的周期时间为T5，而多任务器8的工作周期CLKF的周期时间为(T5/8)，也就是，CLKE的周期时间为CLKF的周期时间的8倍。当数据F0-F7分别由输入端D90-D97输入到D正反器D91-D97，且CLKE的clock脉冲由″0→1″后，D正反器D91-D97分别将输入的数据F0-F7变成输出信号并分别展现在输出端9D0Q-9D7Q，数据F0-F7暂存在输出端9D0Q-9D7Q上的时间为一个CLKE clock周期T5，也就是，在一个CLKE clock脉冲T5周期时间内，在正反器D91-D97的输出端9D0Q-9D7Q上的输出信号不会做任何变动而保持原态；此输出端9D0Q-9D7Q上的输出信号在时间T5内不会变动的特性，如同在时间T5的内数据F0-F7暂留在D正反器D91-D97的输出端D90Q-D97Q上，而在此时间周期T5内，数据F0-F7可提供给多任务器8来使用。由于CLKE的周期时间T5为CLKF的周期时间的8倍，所以在一个周期时间T5中，多任务器8将可执行8个工作周期，也就是，多任务器8将工作8次，而此8次工作将分别使数据F7至F0从多任务器8的输出端8Z分别依序做8次输出。
图18为示意图，显示应用本发明的总线结构的实施例的结构方块图。如图18中所示，总线结构1将应用于中央处理器25以及电子书卡控制器26之间。
总线结构1的并行/串行信号转换模块2的并行信号输入端21与中央处理器25的地址输出接口251做连接，以接收来自中央处理器25的地址输出接口251的并行地址信号2511；串行/并行信号转换模块3的并行信号输出端32将与电子书卡控制器26的地址输入接口261连接，经由并行信号输出端32而将并行信号2513传送给电子书卡控制器26的地址输入接口261。
并行/串行信号转换模块2的并行信号输入端21将输入来自于中央处理器25的地址输出接口251的并行地址信号2511，并行/串行信号转换模块2将把并行地址信号2511转换成串行信号2512，并经由串行信号输出端22将转换后的串行信号2512输出，此输出的串行信号2512可经由一条地址线200而传送给串行/并行信号转换模块3的串行信号输入端31。
串行/并行信号转换模块3的串行信号输入端31将接收来自单一一条地址线200上的串行信号2512，串行/并行信号转换模块3将输入的串行信号2512转换成并行信号2513，并经由并行信号输出端32将转换后的并行信号2513输出，此输出的并行信号2513可经由至少一条以上的地址线300而传送给电子书卡控制器26的地址输入接口261。
总线结构1的另一并行/串行信号转换模块2的并行信号输入端21与中央处理器25的数据输出接口252连接，以接收来自中央处理器25的数据输出接口252的并行数据的数据信号2514；另一串行/并行信号转换模块3的并行信号输出端32将与电子书卡控制器26的数据信号输入接口262连接，经由并行信号输出端32而将并行信号2516传送给电子书卡控制器26的数据信号输入接口262。
并行/串行信号转换模块2的并行信号输入端21将输入来自中央处理器25的数据输出接口252的并行数据信号2514，并行/串行信号转换模块2将把并行数据信号2514转换成串行信号2515，并经由串行信号输出端22将转换后的串行信号2515输出，此输出的串行信号2515可经由一条数据线400而传送给串行/并行信号转换模块3的串行信号输入端31。
串行/并行信号转换模块3的串行信号输入端31将接收来自于单一一条数据线400上的串行信号2515，串行/并行信号转换模块3将输入的串行信号2515转换成并行信号2516，并经由并行信号输出端32将转换后的并行信号2516输出，此输出的并行信号2516可经由至少一条以上的数据线500而传送给电子书卡控制器26的数据信号输入接口262。
并行/串行转换模块2的实施可通过选取如图8或图12或图16中所示的电路来施行；而串行/并行转换模块3的实施可经由选取如图9或图14中所示的电路来施行。
在此，总线结构1的并行/串行转换模块2及串行/并行转换模块3以外加电路的形式与中央处理器25以及电子书卡控制器26结合；但是，总线结构1的并行/串行转换模块2可在中央处理器25制造时即内建在其中，而串行/并行转换模块3也可在电子书卡控制器26制造时内建在其中，关于此种内建情形，由于与并行/串行转换模块2及串行/并行转换模块3为外加电路的形式同理，所以在此不再赘述讨论。
图19为工作流程图，显示应用于图18中的总线结构以进行总线方法的流程程序。如图19所示，首先在步骤201，并行/串行信号转换模块2的并行信号输入端21将输入来自于中央处理器25的地址输出接口251的并行地址信号2511，并行/串行信号转换模块2将进行把并行地址信号2511转换成串行信号2512的动作，并经由串行信号输出端22将转换后的串行信号2512输出，此输出的串行信号2512可经由一条地址线200而传送给串行/并行信号转换模块3的串行信号输入端31；另一并行/串行信号转换模块2的并行信号输入端21将输入来自于中央处理器25的数据输出接口253的并行数据信号2514，并行/串行信号转换模块2将把并行数据信号2514转换成串行信号2515，并经由串行信号输出端22将转换后的串行信号2515输出，此输出的串行信号2515可经由一条数据线400而传送给另一串行/并行信号转换模块3的串行信号输入端31，并进到步骤202。
在步骤202，串行/并行信号转换模块3的串行信号输入端31将接收来自单一一条地址线200上的串行信号2512，串行/并行信号转换模块3将输入的串行信号2512转换成并行信号2513，并经由并行信号输出端32将转换后的并行信号2513输出，此输出的并行信号2513可经由至少一条以上的地址线300而传送给电子书卡控制器26的地址输入接口261；串行/并行信号转换模块3的串行信号输入端31将接收来自单一一条数据线400上的串行信号2515，串行/并行信号转换模块3将输入的串行信号2515转换成并行信号2516，并经由并行信号输出端32将转换后的并行信号2516输出，此输出的并行信号2516可经由至少一条以上的数据线500而传送给电子书卡控制器26的数据信号输入接口262。
图20为示意图，显示应用本发明的总线结构的另一实施例的结构方块图。如图20所示，总线结构1将应用于显示控制器27以及显示面板28之间。
总线结构1的并行/串行信号转换模块2的并行信号输入端21与显示控制器27的控制信号输出接口271连接，以接收来自显示控制器27的控制信号输出接口271的并行控制信号2517；串行/并行信号转换模块3的并行信号输出端32将与显示面板28的控制信号输入接口281连接，经由并行信号输出端32而将并行信号2519传送给显示面板28的控制信号输入接口281。
并行/串行信号转换模块2的并行信号输入端21将输入来自显示控制器27的控制信号输出接口271的并行控制信号2517，并行/串行信号转换模块2将进行把并行控制信号2517转换成串行信号2518的动作，并经由串行信号输出端22将转换后的串行信号2518输出，此输出的串行信号2518可经由一条控制信号线600而传送给串行/并行信号转换模块3的串行信号输入端31。
串行/并行信号转换模块3的串行信号输入端31将接收来自单一一条控制信号线600上的串行信号2518，串行/并行信号转换模块3将输入的串行信号2518转换成并行信号2519，并经由并行信号输出端32将转换后的并行信号2519输出，此输出的并行信号2519可经由至少一条以上的控制信号线700而传送给显示面板28的控制信号输入接口281。
总线结构1的另一并行/串行信号转换模块2的并行信号输入端21与显示控制器27的数据输出接口273连接，以接收来自显示器控制器27的数据输出接口273的并行数据的数据信号2611；另一串行/并行信号转换模块3的并行信号输出端32将与显示面板28的数据信号输入接口282连接，经由并行信号输出端32而将并行信号2613传送给显示面板28的数据信号输入接口282。
并行/串行信号转换模块2的并行信号输入端21将输入来自显示器控制器27的数据输出接口273的并行数据信号2611，并行/串行信号转换模块2将进行把并行数据信号2611转换成串行信号2612的动作，并经由串行信号输出端22将转换后的串行信号2612输出，此输出的串行信号2612可经由一条数据线800而传送给串行/并行信号转换模块3的串行信号输入端31。
串行/并行信号转换模块3的串行信号输入端31将接收来自单一一条数据线800上的串行信号2612，串行/并行信号转换模块3将输入的串行信号2612转换成并行信号2613，并经由并行信号输出端32将转换后的并行信号2613输出，此输出的并行信号2613可经由至少一条以上的数据线900而传送给显示面板28的数据信号输入接口282。
并行/串行转换模块2的实施可经由选取如图8或图12或图16中所示的电路来施行；而串行/并行转换模块3的实施可经由选取如图9或图14中所示的电路来施行。
在此，总线结构1的并行/串行转换模块2及串行/并行转换模块3以外加电路的形式与显示控制器27以及显示面板28做结合；但是，总线结构1的并行/串行转换模块2可在显示控制器27制造时即内建在其中，而串行/并行转换模块3也可在显示面板28在制造时内建在其中，关于此种内建情形，由于与并行/串行转换模块2及串行/并行转换模块3为外加电路的形式同理，所以在此不再赘述讨论。
图21为工作流程图，显示应用在图20中的总线结构以进行总线方法的流程程序。如图21中所示，首先在步骤401，并行/串行信号转换模块2的并行信号输入端21将输入来自于显示控制器27的控制信号输出接口271的并行控制信号2517，并行/串行信号转换模块2将进行把并行控制信号2517转换成串行信号2518的动作，并经由串行信号输出端22将转换后的串行信号2518输出，此输出的串行信号2518可经由一条控制信号线600而传送给串行/并行信号转换模块3的串行信号输入端31；并行/串行信号转换模块2的并行信号输入端21将输入来自显示器控制器27的数据输出接口273的并行数据信号2611，并行/串行信号转换模块2将进行把并行数据信号2611转换成串行信号2612的动作，并经由串行信号输出端22将转换后的串行信号2612输出，此输出的串行信号2612可经由一条数据线800而传送给串行/并行信号转换模块3的串行信号输入端31，并进到步骤402。
在步骤402，串行/并行信号转换模块3的串行信号输入端31将接收来自单一一条控制信号线600上的串行信号2518，串行/并行信号转换模块3将输入的串行信号2518转换成并行信号2519，并经由并行信号输出端32将转换后的并行信号2519输出，此输出的并行信号2519可经由至少一条以上的控制信号线700而传送给显示面板28的控制信号输入接口281；串行/并行信号转换模块3的另一串行信号输入端31将接收来自单一一条数据线800上的串行信号2612，串行/并行信号转换模块3将输入的串行信号2612转换成并行信号2613，并经由并行信号输出端32将转换后的并行信号2613输出，此输出的并行信号2613可经由至少一条以上的数据线900而传送给显示面板28的数据信号输入接口282。
综合以上的实施例，我们可以得到本发明的总线结构及其数据传输方法，其应用在信息系统单元、元件、组件、装置之间的信号传递环境中，在任何两个信息系统单元、元件、组件、装置之间，以至少一条以上的导线用串行传输方式来传递数据及/或地址及/或控制信号；此总线结构在进行总线方法流程时，将执行将并行信号转换为串行信号的动作以及将串行信号转换为并行信号的动作，至于此二动作的先后顺序或仅需执行单一动作时，则根据实际需求而定。本发明的总线结构及方法的优点如下1.提供总线结构及其数据传输方法，其应用在信息系统单元、元件、组件、装置之间的信号传递环境中，在任何两个信息系统单元、元件、组件、装置之间，以至少一条以上的导线用串行传输方式来传递数据及/或地址及/或控制信号，以串行传输方式进行数据或地址的传输。
2.能减少处理器的数据总线及地址总线的管脚数。
权利要求
1.一种总线的数据传输方法，应用在信息系统单元、元件、组件、装置之间的信号传递环境中，其特征在于，该数据传输方法包括以下程序将至少一条以上的导线上的并行信号转换为串行信号，并将该串行信号作输出。
2.如权利要求1所述的数据传输方法，其特征在于，该数据传输方法还包括以下程序将一条导线上的串行信号转换为并行信号，并将该并行信号输出。
3.一种总线的数据传输方法，应用在信息系统单元、元件、组件、装置之间的信号传递环境中，其特征在于，该数据传输方法包括以下程序并行/串行信号转换模块将来自于至少一条以上的导线上的并行信号转换成串行信号并输出。
4.如权利要求3所述的数据传输方法，其特征在于，该数据传输方法还包括以下程序；串行/并行信号转换模块将来自于并行/串行信号转换模块输出的串行信号转换为并行信号并输出。
5.一种总线的数据传输方法，应用在信息系统单元、元件、组件、装置之间的信号传递环境中，其特征在于，该数据传输方法包括以下程序并行/串行信号转换模块将来自于至少一条以上导线的并行信号转换成串行信号并输出，在此，该串行信号输出至串行/并行信号转换模块。
6.如权利要求5所述的数据传输方法，其特征在于，该数据传输方法还包括以下程序串行/并行信号转换模块将来自于并行/串行信号转换模块输出的串行信号转换成并行信号并输出。
7.如权利要求1或2或3或4或5或6所述的数据传输方法，其特征在于，该方法中至少一条以上的导线为传送数据的数据线。
8.如权利要求1或2或3或4或5或6所述的数据传输方法，其特征在于，该方法中至少一条以上的导线为传送地址的地址线。
9.如权利要求1或2或3或4或5或6所述的数据传输方法，其特征在于，该方法中至少一条以上的导线为传送控制信号的控制线。
10.一种总线的数据传输方法，应用在信息系统单元、元件、组件、装置之间的信号传递环境中，其特征在于，该数据传输方法包括以下程序并行/串行信号转换模块将输入至少一条以上的导线上的并行数据信号、以及并行地址信号转换为串行数据信号、以及串行地址信号，并将该串行数据信号以及该串行地址信号输出。
11.如权利要求10所述的数据传输方法，其特征在于，该串行数据信号以及该串行地址信号输出至串行/并行信号转换模块，且该方法还包括以下程序串行/并行信号转换模块将来自于并行/串行信号转换模块的串行数据信号、以及该串行地址信号转换成并行数据信号、以及并行地址信号并输出。
12.一种总线的数据传输方法，应用在信息系统单元、元件、组件、装置之间的信号传递环境中，其特征在于，该数据传输方法包括以下程序并行/串行信号转换模块将输入至少一条以上的导线上的并行数据信号、以及并行控制信号转换为串行数据信号、以及串行控信号，并将该串行数据信号以及该串行控信号输出。
13.如权利要求12所述的数据传输方法，其特征在于，该串行数据信号以及该串行控制信号输出至串行/并行信号转换模块，且该方法还包括以下程序串行/并行信号转换模块将来自于并行/串行信号转换模块的串行数据信号、以及该串行控制信号转换成并行数据信号、以及并行控制信号并输出。
14.如权利要求3或5或10或12所述的数据传输方法，其特征在于，该并行/串行信号转换模块由数字电路以及多任务器所组成，其中，该数字电路由至少一个以上的正反器所组成。
15.如权利要求3或5或10或12所述的数据传输方法，其特征在于，该并行/串行信号转换模块由数字电路组成，其中，该数字电路由至少一个以上的正反器、至少一个以上的NAND闸以及至少一个以上的反向器组成。
16.如权利要求3或5或10或12所述的数据传输方法，其特征在于，该并行/串行信号转换模块由数据锁定线路以及多任务器所组成。
17.如权利要求4或6或11或13所述的数据传输方法，其特征在于，该串行/并行信号转换模块由数字电路以及解多任务器组成，其中，该数字电路由至少一个以上的正反器组成。
18.如权利要求4或6或11或13所述的数据传输方法，其特征在于，串行/并行信号转换模块由数字电路所组成，其中，该数字电路由至少一个以上的正反器以及至少一个以上的AND闸所组成。
19.一种总线结构，应用在信息系统单元、元件、组件、装置之间的信号传递环境中，其特征在于，该总线结构包括并行/串行信号转换模块，该并行/串行信号转换模块包括并行信号输入端以及串行信号输出端，该并行信号输入端将输入来自于至少一条以上导线上的并行信号，该并行/串行信号转换模块将输入的并行信号转换成串行信号，并经由该串行信号输出端将转换后的串行信号输出。
20.如权利要求19所述的总线结构，其特征在于，该总线结构还包括串行/并行信号转换模块，该串行/并行信号转换模块包括串行信号输入端以及并行信号输出端，该串行信号输入端将输入来自于单一一条导线上的串行信号，该串行/并行信号转换模块将输入的串行信号转换成并行信号，并经由该并行信号输出端将转换后的并行信号输出。
全文摘要
一种总线结构及其数据传输方法，其应用在信息系统所含各功能组件间的信号传递环境中，在任何两个功能组件之间，以至少一条以上的导线用串行传输方式来传递数据及/或地址及/或控制信号。此总线系统在进行总线方法流程时，将执行将并行信号与串行信号相互间的转换动作(也就是将并行信号转换为串行信号的动作、以及将串行信号转换为并行信号的动作)，至于此转换动作的先后顺序，或仅需执行单一动作时，则根据实际需求而定。
文档编号G06F13/40GK1722122SQ200410069670
公开日2006年1月18日 申请日期2004年7月14日 优先权日2004年7月14日
发明者胡天宝, 杨仲仁, 陈立坚 申请人:文化传信科技(澳门)有限公司