专利名称：产生数字信号处理器和存储器的时钟信号的电路和方法
技术领域：
本发明涉及一种用于产生用来计时数字信号处理器和存储器的时钟信号的电路和方法。
背景技术：
一种芯片上的移动系统(SOC)通常包括数字信号处理器(DSP)子系统和微控制单元(MCU)。DSP子系统执行与处理相关的操作并要求具有高容量的存储器。
随着对于不断提高DSP运行速度的需要以及对于增加的存储器容量的需要，在DSP和存储器之间读取和写入的定时控制变得日益复杂。由于将数据从DSP写入存储器的写入操作以及由DSP从存储器读取数据的读取操作应该在一个时钟周期内完成，所以存储器存取的定时限度(timing margin)变得更小。
图1是用于无线通信装置的在DSP和存储器之间接收和发送数据的传统系统的方框图。图2和3是用于在DSP和存储器之间接收和发送数据的传统系统的时序图。
参考图1、2和3，用于接收和发送数据的系统100包括DSP 110和存储器120。
DSP 110将写入指令DWR发送到存储器120用于写入数据。根据写入指令DWR，DSP在DSP时钟DSPCLK的上升沿和下一个上升沿之间将存储器地址ADDR和数据WDATA发送到存储器120，然后，数据WDATA被写入存储器120。
DSP 110将读取指令DRD发送到存储器120用于从存储器120读取数据。根据读取指令DRD，DSP 110在DSP时钟DSPCLK的上升沿和下一个上升沿之间从存储器120读取数据RDATA。
如图2和3所示，在接收到读取指令DRD或者写入指令DWR之后，当存储器时钟例如从低转换到高时在存储器120中分别执行读取操作或者写入操作。缓冲器或延迟器(未示出)典型地被包括在系统100用于锁存或者缓冲数据，以便在定时限度——诸如写入指令限度T_WR、读取指令限度T_RD、地址限度T_AD、和数据传送限度T_DD内进行读取/写入操作。避免定时违反(timing violation)的时钟偏移被称作“定时结束”。
由于在DSP时钟DSPCLK的一个周期内执行读取操作或者写入操作，不能同时调节上述所有的定时限度。例如，如果读取指令限度T_RD被增加，则地址限度T_AD被减少。如果地址限度T_AD被增加，则数据传送限度T_DD被减少。由于各个定时限度彼此相关，所以最优化所有定时限度通常是一项困难的任务。
发明内容
提供了一种用于产生用来计时数字信号处理器(DSP)和存储器的时钟信号的电路，所述电路包括一时钟发生器，用于接收第一时钟，通过用第一时钟除以X生成DSP时钟，并基于第一时钟和DSP时钟信号产生存储器时钟信号，其中DSP由DSP时钟计时，以产生用于将数据写入存储器的写入指令以及产生用于读取存储器中的数据的读取指令，并且响应于存储器时钟信号将数据写入存储器或者从存储器读取数据。
所述时钟发生器通过用第一时钟除以X生成时钟选通输入信号并且根据第一时钟、DSP时钟信号、和时钟选通输入信号产生存储器时钟信号。
最好，在写入指令的生效周期(enabling period)和读取指令的生效周期之一期间生成存储器时钟信号。存储器时钟信号的生成是以选通脉冲的形式进行的。生成的存储器时钟信号的脉冲宽度是大约第一时钟周期的1/2周期。存储器是同步存储器。
根据本发明的另一方面，时钟生成器包括用于计数第一时钟的计数器；时钟分频器，用于根据在计数器输出的计数值生成数字信号处理器(DSP)时钟信号和时钟选通输入信号；以及时钟选通电路，用于根据DSP时钟信号、时钟选通输入信号、读取指令和写入指令生成用于计时存储器的存储器时钟信号。
还提供了一种时钟生成方法，包括计数第一时钟；根据第一时钟的计数值划分数字信号处理器(DSP)时钟信号和时钟选通输入信号；以及根据DSP时钟信号、时钟选通输入信号、读取指令、和写入指令生成存储器时钟信号。
还提供一种用于存取存储器的方法，所述方法包括接收第一时钟；通过以X除第一时钟生成DSP时钟信号；根据第一时钟和DSP时钟信号生成存储器时钟信号；响应于DSP时钟信号输出DSP数据；以及响应于存储器时钟信号从存储器读取数据或者将DSP数据写入存储器中。
根据本发明的又一方面，提供了一种调制解调器，包括时钟分频器，通过以X除第一时钟而生成DSP时钟信号和时钟选通输入信号，X是等于或大于2的自然数，并用于根据第一时钟、DSP时钟信号、以及时钟选通输入信号生成存储器时钟信号，其中所述存储器时钟信号具有大约第一时钟的1/2周期的有效周期；以及数字信号处理器(DSP)，用于响应于DSP时钟信号输出DSP数据，并生成用于将DSP数据写入存储器中的写入指令和用于从存储器读取数据的读取指令，其中DSP数据向存储器的写入或者数据从存储器的读取是响应于存储器时钟信号的。
图1是用于无线通信装置的在DSP和存储器之间接收和发送数据的传统系统的示意性方框图。
图2是用于在DSP和存储器之间接收和发送数据的传统系统的时序图。
图3是用于在DSP和存储器之间接收和发送数据的传统系统的另一时序图。
图4是根据本发明实施例的用于在处理器和存储器之间接收和发送数据的系统的示意性方框图。
图5是图4中时钟发生器的示意性方框图。
图6是图5中给定值发生器的示意性方框图。
图7是图5的时钟发生器中包含的时钟选通电路。
图8是用于在DSP和存储器之间接收和发送数据的时序图。
图9图4中另一时钟发生器的示意性方框图。
图10是图9中给定值发生器的示意性方框图。
具体实施例方式
通过详细参考附图在下文中将描述本发明，其中示出了本发明的优选实施例。然而，本发明能够通过多种不同的形式实现，并不局限于这里讨论的实施例；相反，提供这些实施例以便本公开将更全面和完整，并且将向本领域技术人员传达本发明的范围。贯穿实施例相同的参考数字表示同样的元件并且其中的信号线和信号将由相同的参考字符表示。信号也可以被同步和/或进行小布尔运算(例如，反相)，而不考虑不同的信号。
图4是根据本发明实施例用于在处理器和存储器之间接收和发送数据的系统的示意性方框图。该系统可应用到若干基于DSP的装置，例如，如无线通信装置的调制解调器芯片。可以理解本公开不限于调制解调器芯片，相反它可以应用到具有存储器和处理器的其他系统。
参考图4，所述系统400包括处理器410，用于处理数据并生成诸如写入指令DWR和读取指令DRD的指令；存储器420，用于存储数据或处理器410中的处理数据；和用于生成用来计时处理器410和存储器420的时钟信号的电路。最好，所述处理器410是数字信号处理器(DSP)。在下文中，所述处理器410被称作DSP。
根据本发明的实施例，所述电路包括时钟发生器430，用于接收第一时钟FCLK，通过以X(其中X是自然数)除第一时钟FCLK而生成DSP时钟信号DSPCLK，并基于第一时钟FCLK和DSP时钟信号DSPCLK生成存储器时钟信号MEMCLK。DSP 410由DSP时钟DSPCLK计时，以生成用于将数据写入存储器420的写入指令DWR以及生成用于读取存储器420中的数据的读取指令DRD，并且响应于存储器时钟信号MEMCLK，数据被写入存储器420或从存储器420读取。
根据本发明的实施例，存储器420最好是同步存储器。
时钟发生器430接收由锁相环(PLL)在接收外部时钟信号EXTCLK之后生成的第一时钟FCLK。外部时钟信号EXTCLK的频率例如是大约810MHz，并且第一时钟FCLK的频率例如大约是273MHz。根据这个示例性实施例，时钟发生器430以三(3)除第一时钟FCLK。因此，X对于本实施例为3，但是应该理解X可以是任意自然数。
图5是图4中的时钟发生器430的示意性方框图。
参考图5，时钟发生器430包括计数器510，用于计数第一时钟FCLK并在输出端L输出计数值；时钟分频器520，用于生成DSP时钟信号DSPCLK和时钟选通输入信号；以及时钟选通电路530，用于生成存储器时钟信号MEMCLK，该存储器时钟信号MEMCLK用于计时存储器420。
根据本发明的实施例，时钟分频器520包括用于对计数器510输出的第一时钟的计数值和第一给定值M进行比较的第一比较器522以及用于对计数器510输出的第一时钟的计数值和第二给定值N进行比较的第二比较器524。DSP时钟信号DSPCK由第一比较器522产生，并且时钟选通输入信号由第二比较器524产生。
根据本发明的实施例，时钟发生器430可以进一步包括寄存器块540，用于存储读取指令DRD和写入指令DWR，并响应于第一时钟FCLK输出读取指令DRD和写入指令DWR。寄存器块540包括第一寄存器542和第二寄存器544，用于分别存储读取指令DRD和写入指令DWR。根据本示例性实施例，第一和第二寄存器542、544可以是触发器。
第一时钟FCLK连接到计数器510、时钟选通电路530、和寄存器块540，用于计时每个连接的元件。
图6是图5中用于产生第一给定值M和第二给定值N的给定值生成器600的示意性方框图。
参考图6，给定值生成器600包括第一选择器610和第二选择器620，它们例如是由多路复用器组成。第一选择器610和第二选择器620响应于选择信号分别选择第一给定值M和第二给定值N。第一值M最好是不同于第二值N的数字。例如M＝1、N＝2。在这种情况下，施加到610的选择信号选择‘1’并且施加到第二选择器620的选择信号选择‘2’。根据该示例性实施例，第一时钟FCLK被计数3除。在这种情况下，第一和第二选择器610、620可以从计数1到3中进行选择。可以理解，如果第一时钟FCLK将要由数字X除，则第一和第二选择器610、620是X-1多路复用器并且可以选择1至X。例如，如果X＝4，则可以使用一个4-1多路复用器，并且可以选择1至4。
图7示出了图5的时钟发生器430的时钟选通电路530。
参考图7，时钟选通电路530包括至少分别接收DSP时钟信号DSPCLK、时钟选通输入信号的AND逻辑门(与逻辑门)732、734，和连接到AND门732、734的输出的OR逻辑门(或逻辑门)736。
AND逻辑门732、734包括至少两个AND逻辑门。第一AND逻辑门732接收来自第一寄存器542的读取指令DRD、DSP时钟信号DSPCLK、以及来自PLL 440的反相第一时钟FCLK，并执行与操作。第二AND逻辑门734接收来自第二寄存器544的写入指令DWR、时钟选通输入信号、和来自PLL 440的反相第一时钟FCLK，并执行与操作。
OR逻辑门736从第一和第二AND逻辑门732、734接收输出，并通过或操作生成存储器时钟信号MEMCLK。
本领域技术人员很容易理解，AND逻辑门732、734以及OR逻辑门736可以由其他具有等价布尔表达的逻辑门来代替，以完成相同或等价的选通操作。
在下文中，将描述用于生成用来计时存储器410和存储器420的时钟信号的电路的操作。
图8是用于在DSP 410和存储器420之间接收和发送数据的时序图。
参考图4、5、7和8，PLL 440接收外部时钟EXTCLK并生成第一时钟FCLK。时钟发生器430接收第一时钟FCLK。计数器510接收第一时钟FCLK，计数时钟周期数，并在输出端L输出计数。例如，如果计数器510被设置为计数到3，则每三个FCLK 3周期计数将重复。
第一比较器522比较在L输出的计数值和第一给定值M，第二比较器524比较计数值L和第二给定值N。预先选择M和N值。例如，如果M被预设为等于‘1’，则当计数等于‘1’时DSP时钟信号DSPCLK被周期地产生。同样地，如果N被设置为‘2’，则当计数达到‘2’时选通输入信号输出FCLK的拷贝。
期间，DSP 410将用于从存储器420读取数据的读取指令DRD和用于将数据写入存储器420的写入指令DWR发送到时钟发生器430。DSP 410响应于写入指令DWR将数据WDATA(A1)和地址A1发送到存储器420。然而，如果用于操作存储器420的存储器时钟信号MEMCLK例如不从“低”转换到“高”，则数据WDATA(A1)不被写入存储器。
参考图7和8，当写入指令DWR为“高”、选通输入是“高”(计数值是‘2’)、以及第一时钟FCLK的反相被输入到时钟选通电路530的AND门734时，在MEMCLK在OR逻辑门736的输出产生选通脉冲形式的写入脉冲CLK_WR。当写入指令是“高”时读取指令DRD是“低”，反之亦然。当产生写入脉冲CLK_WR时，数据WDATA(A1)被写入存储器420的地址A1。
同样地，当读取指令DRD是“高”、在计数值是‘1’时DSP时钟DSPCLK被脉冲、以及‘低’电平的第一时钟FCLK的反相出现在时钟选通电路530的AND门732时，通过OR逻辑门736产生读取脉冲(或选通脉冲)CLK_RD作为存储器时钟信号MEMCLK。当产生读取脉冲CLK_RD时，DSP 410从存储器420的地址A2读取数据WDATA(A2)。因此，当第一时钟FCLK是低时产生写入脉冲CLK_WR和读取脉冲CLK_RD，并且写入脉冲CLK_WR和读取脉冲CLK_RD的每个宽度是大约第一时钟FCLK的半个周期。
在图1、2和3所示的传统电路和时序图中，为了产生最优存储器时钟信号可能采用多个延迟和重复测试。即，由于数据读取和数据写入应该分别在DSP时钟信号DSPCLK的一个周期内，通过在数据写入(T_WR)、数据读取(T_RD)、地址(T_AD)、和数据传送(T_DD)限度内增加缓冲或延迟通过人工偏移时钟来防止定时违反。根据本发明的实施例，存储器时钟信号MEMCLK的生成与DSP时钟信号DSPCLK相关，在数据写入(T_WR)、数据读取(T_RD)、地址(T_AD)、和数据传送(T_DD)限度内，以及在DSP时钟信号DSPCLK的一个周期内完成存储器存取。由于当写入指令DWR和读取指令DRD被启动时分别产生写入选通脉冲CLK_WR和读取选通脉冲CLK_RD，在DSPCLK和MEMCLK信号存在减小的占空度，由此减少了功率消耗。
图9示出了根据本发明的另一实施例的时钟发生器的方框图。参考图9，除了用时钟分频器920来代替图5的时钟分频器520之外，时钟发生器900与图5中的时钟发生器430类似。如所示，图5的第一和第二比较器522、524由图9中的时钟分频器920中的第一、第二和第三比较器922、924、和926代替。
根据本实施例，附加产生第二选通输入信号。因此，当在L的计数值是一(1)到三(3)的任何一个时，第一、第二、和第三给定值K、M、N的每个可以输出一脉冲。如果第一给定值K被设置为与第二给定值M相同，则图9与图5中所示的电路相同的操作。
第一比较器922比较在L的计数值和第一给定值K。在第一给定值K是“1”的情况下，当在L的计数值是“1”时，DSP时钟信号DSPCLK被周期性地产生。此外，在第二给定值M是“2”的情况下，第二比较器924产生第一选通输入信号。在第三给定值N是“3”的情况下，第三比较器926产生第二选通输入信号。时钟选通电路530接收第一选通输入信号和第二选通输入信号，并响应于读取指令DRD或写入指令DWR产生存储器时钟信号MEMCLK。
图10是产生给定值K、M和N的给定值生成器的示意性方框图。参考图10，给定值生成器1000包括由X-1多路复用器组成的第一选择器1010、第二选择器1020、和第三选择器1030。在这个情况下，X是‘3’。第一选择器1010、第二选择器1020、和第三选择器1030响应于各个选择信号分别选择第一给定值K、第二给定值M和给定第三值N。如果第一时钟FCLK将要被3除，则第一、第二和第三选择器1010、1020、1030可以选择一(1)到三(3)之一。可以理解如果第一时钟FCLK将要被‘X’除以产生DSP时钟DSPCLK(其中X是等于或大于2的自然数)，则第一、第二、第三选择器1010、1020、1030可以选择X的一个。
在附图和说明书中，公开了本发明的典型优选实施例，虽然采用了特定术语，但它们仅用于一般的和说明性的意义上，并且不是限制性的，本发明的范围由所附的权利要求给出。
权利要求
1.一种用于生成用来计时数字信号处理器(DSP)和存储器的时钟信号的电路，所述电路包括时钟生成器，用于接收第一时钟，通过由X除第一时钟来生成DSP时钟信号，并基于第一时钟和DSP时钟信号生成存储器时钟信号，其中DSP由DSP时钟计时，以产生用于将数据写入存储器的写入指令和产生用于读取存储器中的数据的读取指令，并且响应于存储器时钟信号数据被写入存储器或从存储器读出。
2.如权利要求1所述的电路，其中所述时钟生成器通过由X除第一时钟来产生时钟选通输入信号，并且根据第一时钟、DSP时钟信号、以及时钟选通输入信号产生存储器时钟信号。
3.如权利要求2所述的电路，其中所述存储器时钟信号在写入指令的有效周期和读取指令的有效周期之一期间生成。
4.如权利要求3所述的电路，其中存储器时钟信号的生成是以选通脉冲的形式进行的。
5.如权利要求3所述的电路，其中生成存储器时钟信号的脉冲宽度是大约第一时钟周期的1/2周期。
6.如权利要求1所述的电路，其中所述存储器是同步存储器。
7.一种时钟生成器，包括计数器，用于计数第一时钟；时钟分频器，用于根据计数器输出的计数值生成数字信号处理器(DSP)时钟信号和时钟选通输入信号；以及时钟选通电路，用于根据DSP时钟信号、时钟选通输入信号、读取指令、和写入指令生成用来计时存储器的存储器时钟信号。
8.如权利要求7所述的时钟生成器，其中DSP时钟信号是由用于对在计数器输出的第一时钟的计数值和第一给定值进行比较的第一比较器生成的。
9.如权利要求8所述的时钟生成器，其中时钟选通输入信号是由用于对在计数器输出的第一时钟的计数值和第二给定值进行比较的第二比较器生成的。
10.如权利要求7所述的时钟生成器，其中写入指令和读取指令在数字信号处理器(DSP)产生。
11.如权利要求7所述的时钟生成器，还包括寄存器块，用于存储读取指令和写入指令并响应于第一时钟输出读取指令和写入指令。
12.如权利要求11所述的时钟生成器，其中寄存器块包括用于分别存储读取指令和写入指令的第一寄存器和第二寄存器。
13.如权利要求7所述的时钟生成器，其中时钟选通电路包括接收至少DSP时钟信号、时钟选通输入信号的与逻辑门，以及连接到与门的输出的或逻辑门。
14.如权利要求13所述的时钟生成器，其中具有读取指令的第一寄存器的输出和DSP时钟信号被输入到第一与逻辑门，并且具有写入指令的第二寄存器的输出和时钟选通输入信号被输入到第二与逻辑门。
15.如权利要求14所述的时钟生成器，其中第一与逻辑门和第二与逻辑门接收第一时钟。
16.如权利要求7所述的时钟生成器，其中从锁相环(PLL)接收第一时钟，并且DSP时钟信号用于计时DSP。
17.如权利要求7所述的时钟生成器，其中当在计数器输出的第一时钟的计数值与第一给定值相同时，生成存储器时钟信号的第一脉冲。
18.如权利要求7所述的时钟生成器，其中当在计数器输出的第一时钟的计数值与第二给定值相同时，生成存储器时钟信号的第二脉冲。
19.一种时钟生成方法，包括计数第一时钟；根据第一时钟的计数值分频数字信号处理器(DSP)时钟信号和时钟选通输入信号；以及根据DSP时钟信号、时钟选通输入信号、读取指令、和写入指令生成存储器时钟信号。
20.如权利要求19所述的方法，其中通过比较第一时钟的计数值和第一给定值而产生DSP时钟信号。
21.如权利要求20所述的方法，其中所述时钟选通输入信号通过比较第一时钟的计数值和第二给定值而产生。
22.如权利要求21所述的方法，其中所述DSP时钟信号和时钟选通输入信号在比较器中产生，并且所述比较器包括第一比较器，用于在第一时钟的计数值和第一给定值之间进行比较；以及第二比较器，用于在第一时钟的计数值和第二给定值之间进行比较。
23.如权利要求19所述的方法，其中所述写入指令和所述读取指令在数字信号处理器(DSP)中产生。
24.如权利要求19所述的方法，其中所述存储器时钟信号在时钟选通电路中产生，并且所述时钟选通电路包括至少第一和第二与门以及连接到与门的输出的或门。
25.如权利要求24所述的方法，其中所述第一与门接收读取指令和DSP时钟信号，并且所述第二与门接收写入指令和时钟选通输入信号。
26.如权利要求25所述的方法，其中所述第一与门和第二与门还接收第一时钟。
27.如权利要求19所述的方法，其中所述读取指令和所述写入指令分别具有相反的相位。
28.如权利要求19所述的方法，其中所述第一时钟从锁相环(PLL)接收，所述DSP时钟信号是用于DSP的输入信号，以及所述存储器时钟信号是用于存储器的时钟信号。
29.一种用于存取存储器的方法，所述方法包括接收第一时钟；通过以X除第一时钟而产生DSP时钟信号；根据第一时钟和DSP时钟信号产生存储器时钟信号；响应于DSP时钟信号输出DSP数据；以及响应于存储器时钟信号从存储器读取数据或者将DSP数据写入存储器。
30.如权利要求29所述的方法，其中X等于或大于2。
31.如权利要求29所述的方法，其中分别根据读取指令或写入指令执行从存储器读取数据或者将处理的数据写入存储器的步骤，其中所述读取和写入指令在数字信号处理器(DSP)中产生。
32.如权利要求29所述的方法，其中时钟选通输入信号通过以X除第一时钟而产生，X等于或大于2，并且存储器时钟信号是根据第一时钟、DSP时钟信号、和时钟选通输入信号而产生的。
33.如权利要求29所述的方法，其中所述存储器时钟信号在写入指令和读取指令之一的有效周期期间产生。
34.如权利要求33所述的方法，其中所述存储器时钟信号是在写入指令和读取指令之一的有效周期期间产生的选通脉冲信号。
35.如权利要求29所述的方法，其中存储器时钟信号的脉冲宽度是大约第一时钟的周期的1/2。
36.如权利要求29所述的方法，其中所述存储器是同步存储器。
37.一种调制解调器，包括时钟分频器，用于通过以X除第一时钟而产生DSP时钟信号和时钟选通输入信号，X是等于或大于2的自然数，并且还用于根据第一时钟、DSP时钟信号、和时钟选通输入信号来产生存储器时钟信号；以及数字信号处理器(DSP)，用于响应于DSP时钟信号输出DSP数据，并用于产生用来将DSP数据写入存储器的写入指令和用来从存储器读取数据的读取指令，其中DSP数据到存储器的写入或数据从存储器的读取是响应于存储器时钟信号而执行的。
38.如权利要求37所述的调制解调器，还包括通信单元，用于促进调制解调器与外部装置的通信。
39.如权利要求37所述的调制解调器，其中所述存储器时钟信号具有大约第一时钟的1/2周期的有效周期。
全文摘要
提供了一种用于生成用来计时数字信号处理器(DSP)和存储器的时钟信号的电路，所述电路包括时钟生成器，用于接收第一时钟，通过以X除第一时钟而生成DSP时钟信号，以及基于第一时钟和DSP时钟信号生成存储器时钟信号，其中DSP由DSP时钟计时，以产生用于将数据写入存储器的写入指令和产生用于读取存储器中的数据的读取指令，并且响应于存储器时钟信号，数据被写入存储器或从存储器读出。还提供了一种用于存取存储器的方法，所述方法包括接收第一时钟；通过以X除第一时钟而生成DSP时钟信号；根据第一时钟和DSP时钟信号生成存储器时钟信号；响应于DSP时钟信号输出DSP数据；以及响应于存储器时钟信号从存储器读取数据或者将DSP数据写入存储器。
文档编号G06F1/04GK1892528SQ20051008193
公开日2007年1月10日 申请日期2005年7月8日 优先权日2004年8月6日
发明者尹晟浩, 郑现升 申请人:三星电子株式会社