专利名称：高速存储器模块的制作方法
领域存储器模块背景计算系统由通过总线和类似的通信线路相互通信的一组组件构成。计算系统组件包括处理器、通信芯片组、存储器模块、外围组件以及类似的设备。这些设备通过一组总线彼此通信。这些总线可以利用总线上的每一组件都理解的通信协议。这些组件起到管理总线上的通信量的总线控制器的作用。
计算系统的速度和效率受到计算系统内的总线和通信线路的速度的限制。处理器依靠系统总线、存储器总线和存储器控制器来从系统存储器中检索数据和指令。处理器的速度被限制在它能够以通过系统总线和存储器总线接收来自系统存储器的数据和指令的速度处理这些指令的速度。
总线通常是布局在诸如计算系统主板等印刷电路板(PCB)上的通信线路。计算系统内的组件(例如，存储器)具有连接至总线线路的管脚。各组件通过在总线线路上驱动信号而经由总线通信。这些信号被接收设备锁存。信号被包括电阻器或类似组件的板载终端电路终止。如果一信号未被恰当终止，则可能出现该信号反射或者其他噪声可能会影响该线路上的后续信号传输。
附图简述
图1是含有至少一个与动态随机存取存储器(DRAM)设备和存储器总线串联连接的电阻器的存储器模块的一个实施例的框图。
图2是含有至少一个与DRAM设备和存储器总线串联连接的电阻器的存储器模块的第二实施例的框图。
图3是含有至少一个与DRAM设备和存储器总线串联连接的电阻器的存储器模块的第三实施例的框图。
图4是含有图2的存储器模块的计算系统的一个实施例的框图。
图5是生产图1、图2、图3的存储器模块的方法的一个实施例的流程图。
详细描述图1是含有与动态随机存取存储器(DRAM)设备和存储器总线串联连接的至少一个电阻器的存储器模块的一个实施例的框图。在图1所示实施例中，存储器模块100是单列直插存储器模块(SIMM)。
在一个实施例中，存储器模块100形成于印刷电路板(PCB)105上。PCB 105可以利用本领域内已知的用于形成印刷电路板或其他类型电路板的任何方法来形成。在一个实施例中，存储器模块100包括在PCB 105上形成的传输信号(TS)线121至129。
在图1所示的实施例中，PCB 105上的图案包括与TS线121至129相连的存储器总线175。在其它实施例中，存储器模块100可以包括用于TS线121至129和存储器总线175的任何图案。
在一个实施例中，TS线121至129和存储器总线175由铜形成。在其它实施例中，TS线121至129和存储器总线175可由本领域内已知的其他导电材料形成。
在一个实施例中，存储器总线175包括在TS线129的附着点之后定位到存储器总线175上的终端电路185，以及将存储器模块100连接至计算系统其他元件的对置连接器195。在一个实施例中，终端电路185与电源相连以形成上拉(pull-up)终端电路。在另一个实施例中，终端电路185接地以形成下拉(pull-down)终端电路。
在一个实施例中，存储器模块100包括DRAM设备141至149。在一个实施例中，DRAM设备141至149分别与各自的TS线相连，而该TS线也如上所述连接至存储器总线175以形成分支131至139。DRAM设备141至149中的每一个可以是能向计算机系统写入数据并从中读取数据的本领域内已知的任何DRAM设备。在图1所示的实施例中，存储器模块100包括9个DRAM设备和分支，然而存储器模块100可以包括任何数目的DRAM设备和分支。
在一个实施例中，存储器模块100还包括电阻器165。在一个实施例中，电阻器165与TS 121上的DRAM设备141串联连接，并且连接至存储器总线175。在一个实施例中，电阻器165是25欧姆的电阻器。在其它实施例中，电阻器165是阻值范围在约5欧姆至150欧姆之间的电阻器。
在一个实施例中，存储器模块100具有耦合至TS线121并串联连接在DRAM设备141和存储器总线175之间的第二电阻器。类似地，该第二电阻器d的阻值范围在约5欧姆至150欧姆之间。
在其它实施例中，存储器模块100包括类似于电阻器165的多个电阻器，这些电阻器与TS线的子集上的相应DRAM设备串联连接并且还连接至存储器总线175。在此实例中，子集是具有电阻器的一根或多根TS线(例如，TS线121、122)，其中这些电阻器与两根TS线中的每一根都相连并且串联连接在DRAM设备(例如，DRAM设备141、142)和存储器总线175之间。在一个实施例中，子集包括各自具有类似于电阻器165的至少一个电阻器的TS线121至129，这些电阻器与这些TS线相连并与DRAM设备141至149中的每一个串联连接至存储器总线175以形成类似于分支131的多个分支。在一个实施例中，这多个电阻器的大小相同。在其它实施例中，这多个电阻器中至少有两个电阻器的大小不同。
图2是含有与至少一个同步动态随机存取存储器(SDRAM)设备串联连接并与存储器总线相连接的至少一个电阻器的存储器模块的一个实施例的框图。在图2所示实施例中，存储器模块200是双列直插存储器模块(DIMM)。
在一个实施例中，存储器模块200类似于以上参考图1所讨论的实施例形成于PCB 205上。同样在一个实施例中，存储器模块200包括在PCB 205上形成的TS线221至229以及包括终端电路285和连接器295的存储器总线275。
在一个实施例中，存储器模块200包括SDRAM设备241至258。SDRAM设备241至258中的每一个都可以是能向计算系统写入数据并从中读取数据的本领域内已知的任何SDRAM设备。在其他实施例中，SDRAM设备241至258可以用类似于以上讨论的DRAM设备141至149的DRAM设备所代替。在一个实施例中，SDRAM设备241至258可以被划分成对(例如，SDRAM设备241、242；SDRAM设备243、244等等)，并且每一对都与TS线221至229中的一根相连以分别形成各自由两个SDRAM设备和单根TS线构成的分支231至239。
在图2所示的实施例中，存储器模块200包括形成9条分支的18个SDRAM设备，然而存储器模块200可以包括任何数目的SDRAM设备和分支。而且在其它实施例中，一条分支可以含有两个以上SDRAM设备。
在一个实施例中，存储器模块200还包括电阻器265和电阻器270。在一个实施例中，电阻器265与TS线221上的SDRAM设备241和242串联连接并且连接至存储器总线275。类似地，在一个实施例中，电阻器275与TS线222上的SDRAM设备243和244串联连接并且连接至存储器总线275。
电阻器265和270在一个实施例中是25欧姆电阻器。在其它实施例中，电阻器265和270是阻值范围在约5欧姆至150欧姆之间的电阻器。在一个实施例中，电阻器265和270的大小相同。而在其他实施例中，电阻器265和270的大小不同。
在一个实施例中，存储器模块200可以具有与TS线221和222中的一根或两根相耦合并且分别与SDRAM设备241、242和SDRAM设备243、244串联连接、同时还连接至存储器总线275的一个以上电阻器。例如，TS线221可以具有与TS线221上的SDRAM设备241和242串联连接并且还连接至存储器总线275的两个电阻器。类似地，此第二电阻器也可以具有范围在约5欧姆至约150欧姆之间电阻。
在其它实施例中，存储器模块200包括类似于电阻器265和270的多个电阻器，这些电阻器与TS线的子集上的一对SDRAM设备串联连接并且还连接至存储器总线275。在这一点上，子集是具有与每一TS线上的一对SDRAM设备(例如，SDRAM设备241、242和SDRAM设备243、244)串联连接并连接至存储器总线275的至少一个电阻器的一根或多根TS线(例如，TS线221和TS线222)。此外，在一个实施例中，子集还包括具有类似于电阻器265和270的电阻器的每根TS线(例如，TS线221至229)，其中这些电阻器串联连接在每根TS线上的每一对相应SDRAM设备之间并且还连接至存储器总线275以形成多个类似于分支231和232的分支。在一个实施例中，多个电阻器大小相同。而在其它实施例中，多个电阻器中至少有两个电阻器的大小不同。
图2中所示的实施例示出了含有范围在约5欧姆至150欧姆之间的电阻器的多个分支，这些电阻器与TS线上的一对SDRAM设备串联连接并连接至存储器总线275。此外，在一个实施例中，存储器模块200可以只有一条分支(例如，分支231)，该分支含有范围在约5欧姆至150欧姆之间的一个或多个电阻器，并且这些电阻器与一根TS线(例如，TS线221)上的一对SDRAM设备(例如，SDRAM设备241和242)串联连接并连接至存储器总线275。
图3是含有串联连接在SDRAM设备和存储器总线之间的至少一个电阻器的存储器模块的另一个实施例的框图。类似于以上参考图2讨论的实施例，在图3所示实施例中，存储器模块300是包括连接到包括终端电路390和连接器395的存储器总线385的分支331至339的DIMM(含有分别与SDRAM设备341至358连接的TS线321至329的)。
在一个实施例中，存储器模块300还包括分别连接至TS线321至329和SDRAM设备331至339的子传输信号(STS)线321A、321B至329A、329B。在图3所示的实施例中，存储器模块300含有与以上讨论的电阻器265和270相类似的分别与STS线321A、321B、322A、322B相连接的电阻器365、370、375和380。在一个实施例中，电阻器365、370、375和380的大小相同。在其它实施例中，电阻器365、370、375和380中的至少两个大小不同。
在一个实施例中，存储器模块300可以具有与STS线321A、321B、322A、322B中的一根或每根相耦合并且分别与SDRAM设备341、342和SDRAM设备343、344串联连接、同时还连接至存储器总线375的一个以上电阻器。例如，STS线221A可以具有连接至STS线321A并与SDRAM设备341和存储器总线275相串联的两个电阻器。类似地，此第二电阻器也可以具有范围在约5欧姆至约150欧姆之间的电阻。在一个实施例中，每个电阻器的大小相同。而在其它实施例中，至少两个电阻器的大小不同。
在其它实施例中，存储器模块300包括类似于电阻器365、370、375和380的与单个分支内的STS线的子集相连的多个电阻器，其中每个电阻器都与相应的SDRAM设备串联连接并连接至存储器总线385。在这一点上，子集是具有连接至STS线321A、321B、322A、322B中的每一根的至少一个电阻器的至少一对STS线(例如，STS线321A、321B和STS线322A、322B)，其中每个电阻器都与一SDRAM设备(例如，DRAM设备341、342、343、344)串联并连接至存储器总线385。此外，在一个实施例中，子集还包括具有类似于电阻器365、370、375和380的一电阻器的每根TS线(例如，STS线321A、321B至329A、329B)，这些电阻器与STS线上的相应SDRAM设备串联连接并且还连接至存储器总线385以形成类似于分支331和332的多个分支。在一个实施例中，多个电阻器具有相同大小。而在其它实施例中，多个电阻器中至少有两个电阻器的大小不同。
图3中所示的实施例示出了含有范围在约5欧姆至150欧姆之间的电阻器的多个分支，这些电阻器与STS线上的一SDRAM设备串联连接并连接至存储器总线385。此外，在一个实施例中，存储器模块300可以只有一条分支(例如，分支331)，该分支含有范围在约5欧姆至150欧姆之间并与每根STS线(例如，STS线321A、321B)相连的一个或多个电阻器，其中每个电阻器都与DRAM设备(例如，SDRAM设备341和342)串联连接并连接至存储器总线385。
此外，在一个实施例中，单个分支(例如，分支331)仅有一个电阻器(例如，电阻器370)位于一根STS线(例如，STS线321A)上，而另一根STS线(例如，STS线321B)上则没有电阻器与其相连。在另一个实施例中，分支的子集也仅有一个电阻器位于一根STS线上，而另一根STS线上则没有电阻器，可以构想存储器模块300可以具有位于至少一根STS线和至少一根TS线上的多个电阻器的任意组合，无论该STS线和TS线是位于相同分支还是不同分支上。例如，在一个实施例中，STS线321A、321B各自具有至少一个电阻器与它们相连，而TS线322可也具有至少一个电阻器与其相连。
此外，因为“A”和“B”STS线是并联的，所以例如在一个实施例中，电阻器365和370可以是例如先前讨论的电阻器265的两倍，以实现分支331内与分支221所含的相类似的电阻量。这同样可应用于上述并联连接在STS线上的任何电阻器对。
图4是含有图2的存储器模块的计算系统的一个实施例的框图。在图4所示的实施例中，计算系统400包括与以上讨论的存储器模块200相类似并连接至芯片组410的存储器模块405。在其它实施例中，存储器模块405与以上讨论的存储器模块100或存储器模块300类似。
芯片组410是本领域内已知的能够促进计算事务的任何通信集线器。在一个实施例中，芯片组410与系统总线420相连。系统总线420是本领域内已知的能够传送计算事务的任何系统总线。
在一个实施例中，系统总线420连接至处理器430。在一个实施例中，处理器430是由位于加利福尼亚州圣克拉拉市的Intel公司制造的Pentium 4处理器。在另一个实施例中，处理器430可以是本领域内已知的任何处理器。
图5是制造图1、图2、图3的存储器模块的方法的一个实施例的流程图。在一个实施例中，方法500始于制造包含多根TS线和/或STS线的PCB(框510)。TS线和/或STS线可以在PCB上形成任何图案。
在一个实施例中，多个DRAM设备或SDRAM设备连接至多根TS线和/或STS线，而这些TS线和/或STS线还连接至存储器总线，一根TS线和/或STS线含有与其相连与第一DRAM设备或第一SDRAM设备一起串联连接至存储器总线的电阻器(框520)。在一个实施例中，方法500还包括将至少一个附加电阻器连接至类似于在前述实施例中讨论的串联连接在TS线和/或STS线与存储器总线之间的附加TS线和/或STS线的子集(框530)。
在前述段落中描述了具体实施例。但显而易见的是可以对其进行各种修改和变化而不背离权利要求的广义精神和范围。因此可以认为说明书和附图是示意性而非限制性的。
权利要求
1.一种装置，包括耦合至一存储器总线的多个动态随机存取存储器(DRAM)设备和多个同步动态随机存取存储器(SDRAM)设备中的一种，所述DRAM设备和SDRAM设备中的一种的每一个都经由多根传输信号线中的至少一根与所述存储器总线耦合；以及与耦合至所述存储器总线的第一传输信号线相耦合的第一电阻器，所述第一电阻器与第一DRAM设备和第一SDRAM设备中的一个相串联。
2.如权利要求1所述的装置，其特征在于，所述多个DRAM设备和多个SDRAM设备中的一种被划分成对，每一对都形成一分支。
3.如权利要求2所述的装置，其特征在于，所述第一电阻器与第一分支和所述存储器总线串联。
4.如权利要求3所述的装置，其特征在于，所述第一电阻器的范围在约5欧姆至约150欧姆之间。
5.如权利要求4所述的装置，其特征在于，所述电阻器约为25欧姆。
6.如权利要求3所述的装置，其特征在于，第二电阻器与第二分支串联。
7.如权利要求6所述的装置，其特征在于，所述第一电阻器和第二电阻器的大小基本相同。
8.如权利要求7所述的装置，其特征在于，所述第一电阻器和所述第二电阻器各自的范围都在约5欧姆至约150欧姆之间。
9.如权利要求6所述的装置，其特征在于，所述第一电阻器和第二电阻器的大小不同。
10.如权利要求9所述的装置，其特征在于，所述第一电阻器和所述第二电阻器各自的范围都在约5欧姆至约150欧姆之间。
11.如权利要求6所述的装置，其特征在于，还包括与所述第一分支串联的第一多个电阻器，所述第一分支和所述存储器总线之间的总电阻范围在约5欧姆至约150欧姆之间，以及与所述第二分支串联的第二多个电阻器，所述第二分支和所述存储器总线之间的总电阻范围在约5欧姆至约150欧姆之间。
12.如权利要求2所述的装置，其特征在于，还包括与多根传输信号线中的每一根相耦合的至少一个电阻器，每个电阻器都与每条分支和所述存储器总线相串联。
13.如权利要求12所述的装置，其特征在于，每条分支和所述存储器总线之间的总电阻的范围在约5欧姆至约150欧姆之间。
14.如权利要求1所述的装置，其特征在于，所述多个DRAM设备和多个SDRAM设备中的一种的每一个都形成一分支，并且其中所述第一传输信号线上的所述电阻的范围在约5欧姆至约150欧姆之间。
15.如权利要求14所述的装置，其特征在于，还包括与多根传输信号线中的每一根相耦合的至少一个电阻器，每个电阻器都与一条分支串联地耦合到所述存储器总线。
16.如权利要求15所述的装置，其特征在于，每根传输信号线上的所述电阻的范围在约5欧姆至约150欧姆之间。
17.一种系统，包括存储器封装，包括经由多根传输信号线耦合至一存储器总线的多个动态随机存取存储器(DRAM)设备和多个同步动态随机存取存储器(SDRAM)设备中的一种，与第一传输信号线相耦合的第一电阻器，所述第一电阻器与第一DRAM设备和第一SDRAM设备中的一个相串联并耦合至所述存储器总线，以及与第二传输信号线相耦合的第二电阻器，所述第二电阻器与第二DRAM设备和第二SDRAM设备中的一个相串联并耦合至所述存储器总线；耦合至所述存储器封装的存储器控制器；以及经由系统总线耦合至所述存储器控制器的处理器。
18.如权利要求17所述的系统，其特征在于，所述存储器封装包括双列直插存储器模块。
19.如权利要求17所述的系统，其特征在于，所述存储器封装包括单列直插存储器模块。
20.一种方法，包括制造包含多根传输信号(TS)线和多根子传输信号(STS)线中的一种的印刷电路板(PCB)；将动态随机存取存储器(DRAM)设备和同步动态随机存取存储器(SDRAM)设备中的一种的一个或多个与所述多根TS线和多根STS线中的一种的每一根相耦合，所述多根TS线和多根STS线中的一种的每一根还与存储器总线相耦合，并且第一TS线和第一STS线之中的一根包括与第一DRAM设备和第一SDRAM设备之中的一个串联连接并与所述存储器总线相耦合的第一电阻器。
21.如权利要求20所述的方法，其特征在于，还包括耦合与第二TS线和第二STS线之中的一根上的第二DRAM设备和第二SDRAM设备中的一个串联并与所述存储器总线相耦合的第二电阻器。
22.如权利要求20所述的方法，其特征在于，还包括耦合与所述多根TS线和多根STS线之中的一种的每一根上的相应DRAM设备和相应SDRAM设备中的一种串联的至少一个电阻器，所述电阻器与所述存储器总线相耦合。
全文摘要
一种用于制造具有与存储器总线相连的多条分支的存储器模块的装置和方法，其中每条分支都包含经由至少一根传输信号(TS)线和/或至少一个子传输信号(STS)线连接至存储器总线的至少一个动态随机存取存储器(DRAM)设备或同步动态随机存取存储器(SDRAM)设备。该存储器模块包括至少一个分支，该分支含有连接至TS线或STS线并与上述DRAM设备或SDRAM设备串联连接同时还连接至存储器总线的电阻器。同时还讨论了一种实现这些存储器模块的计算系统。
文档编号G06F13/40GK1973276SQ200580021130
公开日2007年5月30日 申请日期2005年6月9日 优先权日2004年6月24日
发明者G·昌 申请人:英特尔公司