专利名称：存储器存取控制装置和方法、以及通信装置的制作方法
技术领域：
本发明涉及存储器存取控制装置和方法以及通信装置，特别 是，涉及一种易于提高存储器中的数据的安全性的存储器存取控制 装置和方法，并涉及一种通信装置。
背景技术：
例如在PCT日文翻译专利公开第2003-500786号中，已经提出 了通过将4皮指定由处理器(例如中央处理单元(CPU)或类似物) 访问的逻辑地址置乱，来把实际访问的物理地址分配给存+者器，从 而使存储器里的数据难于分析或篡改的提案。
发明内容
近年来，非授权的数据拦截和篡改已经变得越发巧妙，除了在 PCT日文翻译专利/>开第2003-500786号中描述的技术以外，还强 烈要求加强存储器中数据的安全性。
期望能够很容易地加强存储器中的数据的安全性。
根据本发明的第 一 实施例，提供了 一种存储器存取控制装置，
包括以下元件置乱密钥生成装置，用于生成包括为固定值的预定 低阶位的二进制置乱密钥，其中，最低有效位的值是1,剩余位是 随机数或伪随4几数；以及分配装置，用于4吏用置乱密钥来置乱逻辑 地址，从而将物理地址分配给逻辑地址。
置乱密钥生成装置可生成其中的固定值是只包括1的比特流的 置乱密钥。
该存储器存取控制装置可进一步包括用于生成随机数或伪随 才几数的随枳j数生成装置。
随机数生成装置可生成Gold序列伪随机数。
在生成的随机数或生成的伪随机数等于预定值的情况下，随机 数生成装置可生成新的随机数或新的伪随机数。
根据本发明的第 一实施例，提供了 一种存储器存取控制方法， 包括以下步骤生成包括为固定值的预定低阶位的二进制置乱密 钥，其中，最低有效位的值是1，剩余位是随机数或伪随机数；以 及使用置乱密钥来置乱逻辑地址，从而将物理地址分配给逻辑地 址。
根据本发明的第二实施例，提供了一种通信装置，包括以下元 件置乱密钥生成装置，用于生成包括为固定值的预定低阶位的二 进制置乱密钥，其中，最低有效位的值是1,剩余位是随4几数或伪 随机数；以及分配装置，用于使用置乱密钥来置乱逻辑地址，从而 将物理地址分配纟合逻辑地址，该物理地址^皮用于存书者,人具有非4矣触 集成电路卡功能的装置中读取的数据。
根据本发明的第一实施例，生成包括为固定值的预定低阶位的 二进制置乱密钥，其中，最低有效位的值是1，剩余位是随机数或 伪随枳4t，以及通过^f吏用置乱密钥来置乱逻辑地址，从而将物理地 址分配纟会逻辑;也址。
冲艮据本发明的第二实施例，生成包括为固定值的预定低阶位的 二进制置乱密钥，其中，最低有效位的值是1,剩余位是随机数或
伪随机数；以及通过使用置乱密钥来置乱逻辑地址，从而将物理地 址分配给逻辑地址，该物理地址被用于存储从具有非接触集成电路 卡功能的装置中读取的数据。
根据本发明的第一或第二实施例，存储器里的数据变得难以分 析或篡改。根据本发明的第一或第二实施例，能够很容易地提高存 储器中数据的安全性。
图l是根据本发明实施例的读/写器的框图2是示出图1所示的控制模块的功能结构的框图3是示出图2所示的随机数输出单元的功能结构的框图4是示出图2所示的总线置乱器的详细功能结构的4匡图5是描述图2所示的置乱密钥緩存器的内部寄存器中的值的 序列的示图6是描述由图1所示的读/写器^M亍的置乱密钥生成处理的流 程图7是描述由图1所示的读/写器执行的存储器存取控制处理的 流程图8是示出根据本发明第二实施例的图2所示的随机数输出单 元的功能结构的框图；以及
图9是描述在读/写器具有图8所示的随机数输出单元的情况 下，由图1所示的读/写器执行的置乱密钥生成处理的流程图。
具体实施例方式
在描述本发明的实施例之前，以下描述了权利要求的特征与参 照说明书或附图描述的本发明的实施例中爿〉开的特定元素之间的 对应关系。该描述的目的是确保在说明书或附图中描述了支持所要 求的发明的实施例。因此，即4吏下面实施例中的元素在i兌明书或附 图中没有相关于本发明的特定特征进行描述，这也不一定意p未着该 元素不与权利要求中的特征相关。相反，即使某一元素在本文中被
描述为与权利要求中的特定特征相关，这并不一定意味着该元素不 与权利要求的其他特征相关。
根据本发明的第一实施例，提供了 一种存储器存取控制装置 (例如，图2所示的总线置乱器43)，包>^以下元件置乱密钥生 成装置(例如，图2所示的置乱密钥緩存器61)，用于生成包括为 固定值的预定低阶位的二进制置乱密钥，其中，最低有效位的值是 1,剩余位是随机数或伪随机数；以及分配装置(例如，图2所示 的存储器33)，通过4吏用置乱密钥来置乱逻辑地址，乂人而将物理地 址分配给逻辑地址。
根据本发明第 一 实施例的存储器存取控制装置可进一步包括
用于生成作为置乱密钥的随机数或伪随机数的随枳4t生成装置(例 如，图3所示的随枳4t生成器101 )。
根据本发明的第 一实施例，提供了 一种存储器存取控制方法，
包括以下步骤生成包括为固定值的预定〗氐阶位的二进制置乱密 钥，其中，最低有效位的值是1，剩余位是随机数或伪随机数(例 如，图6所示的步骤S2或图9所示的步骤S105);以及使用置乱密 钥来置乱逻辑地址，乂人而将物理地址分配给逻辑地址(例如，图7 所示的步骤S38或S41 )。
根据本发明的第二实施例，提供了 一种用于与具有非接触集成 电路卡功能的装置(例如，图1所示的IC卡2 )进行通信的通信装 置(例如，图1所示的读/写器1)，包括以下元件置乱密钥生成 装置(例如，图2所示的置乱密钥緩存器61)，用于生成包括为固 定值的预定低阶位的二进制置乱密钥，其中，最低有效位的值是l, 剩余位是随机数或伪随机数；以及分配装置(例如，图2所示的地 址总线置乱电路52),用于^f吏用置乱密钥来置乱逻辑地址，从而将 物理;也址分配纟合逻辑i也址，该物理i也址^皮用于存4诸从具有非4妄触集 成电路卡功能的装置中读取的数据。
下面将参考附图描述本发明的实施例。
图1是根据本发明的实施例的读/写器的框图。根据本发明该实 施例的读/写器1包括天线11、射频(RF)驱动板12和控制才莫块 13。
RF驱动纟反12经由天线11， 1吏用单频率栽波与非，接触集成电路 (IC)卡2执行基于电磁感应的近距离通信。RF驱动板12使用的 载波的频率可以是例如在工业、科学和医学(ISM)频,殳中的
13.56MHz。近距离通信指的是当装置之间的距离在几十厘米以内 时，装置能够相互通信，它还包括装置(的外壳)相互接触的通信。
控制模块13执行用于实施使用IC卡2的服务的处理。根据需 要，控制模块13通过天线11和RF驱动板12从/向IC卡2读取/ 写入服务中使用的数据。控制模块13能够执行提供多种服务类型 的并行处理。即， 一个读/写器1能够提供使用非接触IC卡的多种 服务，如电子货币服务、预付卡服务以及多种交通类型的票卡服务。
图2是示出图1所示的控制模块13的功能结构的框图。控制 模块13包括CPU 31、存储器存取控制器32、存储器33以及复位 电路34。存储器存取控制器32包括置乱密钥变更指示单元41、随 才几数输出单元42以及总线置乱器43。总线置乱器43包括置乱密钥 保存器51和地址总线置乱电路52。置乱密钥保存器51包括置乱密 钥緩存器61和内部存储器62。
CPU 31和地址总线置乱电^各52通过i殳于其间的地址总线35 相互连接，地址总线35的总线带宽为n位。地址总线置乱电路52 和存储器33通过设于其间的地址总线36相互连接，地址总线36 的总线带宽一样是n位。CPU 31和存储器33通过设于其间的数据 总线37相互连接，数据总线37的总线带宽是m位。
CPU31能够执行与相互并行的服务相关联的程序。换句话说，CPU 31能够执行并行处理以提供多种服务。
CPU 31从/向存储器33读取/写入各种服务中使用的数据。当 向存储器33写数据时，CPU 31经由地址总线35将表示逻辑数据 写入位置的逻辑地址的逻辑地址信号提供给地址总线置乱电路52， 并经由数据总线37将包括要写入的数据和表示数据写入指令的写
入信号提供给存储器33。当从存储器33中读数据时，CPU31经由 地址总线35将表示逻辑lt据读取^f立置的逻辑地址的逻辑地址信号 提供给总线置乱电路52，并经由数据总线37将表示数据读取指令 的读取信号提供给存储器33。
存储器存取控制器32控制CPU 31对存储器33的存取。
在包含于存储器存取控制器32的各个元件中，置乱密钥变更 指示单元41包括，例如，按钮、开关、或类似物。为了改变置乱 密钥保存器51中保存的置乱密钥，例如，用户经由置乱密钥变更 指示单元41输入改变置乱密钥的指令。
在从置乱密钥变更指示单元41将表示改变置乱密钥的指令的 信号提供给随机数输出单元42的情况下，随机数输出单元42生成 包括n-p位的比特流的伪随机数，并将生成的伪随机数作为置乱密 钥输出给置乱密钥緩存器61。
总线置乱器43执行将从CPU 31提供的逻辑地址信号所表示的 逻辑地址转换成用于实际访问存4诸器33的物理地址的处理。
在包含于总线置乱器43的各个元件中，置乱密钥保存器51使 用从随机数输出单元42提供的伪随机数生成置乱密钥，并保存所 生成的置乱密钥。更具体地，置乱密钥保存器51的置乱密钥緩存 器61 4吏用乂人随才几数输出单元42 ^是供的伪随才几数生成置乱密钥，并 保存所生成的置乱密钥。同时，置乱密钥緩存器61提供生成的置 乱密钥并将其存储在内部存储器62中。内部存储器62是非易失性 存储器，如闪存、或由电池或类似物支持的随4几存取存储器(RAM )。 即使在控制模块13的电源被关闭的情况下，内部存储器62仍持续 地保存置乱密钥。当控制才莫块13 乂人关闭的状态变为开启时，置乱 密钥緩存器61读出存储在内部存储器62中的置乱密钥，并保存该
置乱密钥。然后，在,人控制才莫块13开启到完成从内部存々者器62读 取置乱密钥的期间内，置乱密钥緩存器61向复位电路34提供复位
指示信号。
利用置乱密钥緩存器61中保存的置乱密钥，地址总线置乱电 路52把从CPU 31提供的逻辑地址信号表示的逻辑地址置乱，从而 将逻辑地址转换成用于实际访问存储器33的物理地址。换句话i兌， 地址总线置乱电路52置乱输入逻辑地址，从而给逻辑地址分配物 理地址。地址总线置乱电i 各52通过地址总线36将表示经过转换的 物理地址的物理地址信号提供给存储器33。
存储器33是非易失性存储器，如闪存、电可擦除可编程只读 存储器(EEPROM)、硬盘驱动(HDD)、》兹阻RAM (MRAM )、 牵失电RAM (FeRAM)或Ovonic统一存卡者器(Ovonic Unified Memory )。在从CPU 31向存储器33提供写入信号的情况下，包含 在该写入信号中的数据被写入到存储器33上的物理地址，该地址 由从地址总线置乱电路52提供的物理地址信号所表示。在从CPU 31向存储器33提供读取信号的情况下，从存储器上的物理地址(该 地址由乂人地址总线置乱电路52 ^是供的物理地址信号所表示)读取 数据，然后读出的数据经由数据总线37提供给CPU31。
当从置乱密钥緩存器61提供复位指示信号时，复位电路34提 供复位信号给CPU 31,从而初始化CPU 31的状态。
图3是示出随机数输出单元42的功能结构的框图。随机数输 出单元42包括随枳4史字生成器101和开关102。
随机数生成器101包括具有Ll位移位寄存器的线性反馈移位 寄存器(LFSR)随机数生成器111、具有L2位移位寄存器的LFSR 随机数生成器112和异或(EXOR)电路113。
LFSR随机数生成器111和112基于移位寄存器的预定位的值 的异或作为反馈值输入到该移位寄存器的现有LFSR原理。随机数 生成器101〗吏用异或电i 各113,通过一位一位地计算分别由LFSR 随积4t生成器111和112生成的两个不同的最大长度序列(M序列) 伪随枳4t的异或来生成Gold序列(Gold-sequence)伪随枳4t。随 才几数生成器101中包含的LFSR随机数生成器111和112的数目并 不限于两个。随才几lt生成器101可以具有三个或更多个LFSR随才几 数生成器。
开关102响应于表示来自置乱密钥变更指示单元41的改变置 乱密钥的指令的信号的输入而接通。表示由随机数生成器101生成 的Gold序列伪随扭4t的比特流经由开关102输出至置乱密钥緩存 器61。
图4是示出总线置乱器43的详细功能结构的框图。
置乱密钥緩存器61包括具有串行及并行输入和并行输出的n 位移位寄存器。如图5所示，在置乱密钥緩存器61的内部寄存器 之中，低阶的p位(Kl Kp位)是固定值，而作为串行信号从随 机数输出单元42提供的伪随机数被设至剩余的高阶n-p位 (Kp+,d-Kn位)。即，置乱密钥緩存器61生成并保存为固定值的 预定〗氐阶p位和作为伪随才几数的剩余n-p位的二进制置乱密钥。 具有固定值的p位的最低有效位(LSB)总是设为1。即，置乱密 钥的LSB总被设为1。
地址总线置乱电路52利用异或电路151-1 ~ 151-n， 一位接一 位地计算包括经由地址总线35从CPU 31提供的逻辑地址信号所表 示的Al ~ An位的n位逻辑地址和包括置乱密钥緩存器61中保存的 Kl Kn位的n位置乱密钥的异或，从而将逻辑地址转换为包括 SA1 ~ SAn位的n位物理地址。地址总线置乱电路52经由地址总线 36将表示转换后的物理地址的物理地址信号^是供纟会存々者器33。
下面将参照图6和图7描述读/写器l执^f亍的处理。
参照图6所示的流程图，将描述由读/写器1 ，执行的置乱密钥生 成处理。当在读/写器1开启的情况下，用户通过置乱密钥变更指示 单元41输入改变置乱密钥的指令时该处理开始。
在步骤S1中，随机数输出单元42输出伪随才几凄t。更具体地， 置乱密钥变更指示单元41向开关102提供表示改变置乱密钥的指 令的信号，从而开启开关102。在读/写器1的电源打开的情况下， 随机数生成器101始终生成伪随机数。通过接通开关102，随机数 生成器101开始经由开关102向置乱密钥緩存器61输出伪随机数。 在随枳4欠生成器101输出n-p位的伪随机凄t的情况下，开关102 关闭。
在步骤S2中，总线置乱器43设置置乱密钥，并且置乱密钥生 成处理结束。具体来说，置乱密钥緩存器61将包括从随机数输出 单元42提供的n - p位的比特流的伪随机数设置为内部寄存器的高 阶n-p位。从而，生成了包括p个低阶位固定值和n-p个高阶位 伪随机数的n位置乱密钥。置乱密钥緩存器61在内部寄存器中保 存生成的置乱密钥，并提供和在内部存储器62中存储置乱密钥。 即，置乱密钥被备份在内部存储器62中。
从而，能够给每个控制才莫块13设置具有不同值并难于预测的 置乱密钥。该置乱密钥设置处理例如在读/写器1从工厂出货之前才丸 行。
接下来，参照图7的流程图，描述由读/写器1执行的存储器存 取控制处理。该处理例如在读/写器1开启的情况下开始。
在步骤S31中，在读/写器1开启且控制模块13开启的情况下， 置乱密钥緩存器61开始向复位电路34提供复位指示信号。
在步骤S32中，复位电路34开始向CPU 31提供复位信号，乂人 而复位CPU 31 。因此，CPU 31的状态;帔初始化。
在步骤S33中，置乱密钥緩存器61读取内部寄存器62中保存 的置乱密钥。置乱密钥緩存器61将读出的置乱密钥保存到内部寄 存器中。
在步骤S34中，置乱密钥緩存器61停止向复位电路34提供复 位指示信号。相应地，复位电路34停止向CPU31提供复位信号。 CPU 31开始执行程序。
在步骤S35中，CPU 31确定是否写入数据。在由CPU 31执行 的程序中的下一处理不涉及写入凄史据的情况下，CPU 31确定不写
入数据，流程进行到步骤S36。
在步骤S36中，CPU31确定是否读取数据。在由CPUM执行 的程序中的下一处理不涉及读取凄t据的情况下，CPU 31确定不读 取数据，流程返回到步骤S35。
重复步骤S35和S36中的处理，直到确定在步骤S35中写入数 据或在步骤S36中读取凄t据。
在步骤S35中由CPU 31执行的程序中的下一处理涉及写入数 据的情况下，CPU31确定写入数据，流程进行到步骤S37。
在步骤S37中，CPU31给出写入数据的指令。更具体地，CPU 31经由地址总线35向地址总线置乱电路52提供表示逻辑数据写入 位置的逻辑地址的逻辑地址信号，并经由数据总线37向存储器33 提供包括将被写入的数据和表示写入数据的指令的写入信号。
在步骤S38中，i也址总线置乱电路52将逻辑地址转换为物理 地址。具体来说，地址总线置乱电路52 —位4妾一位地计算由逻辑 地址信号表示的逻辑地址与置乱密钥緩存器61中保存的置乱密钥 的异或来置乱逻辑地址，乂人而将逻辑地址转」换为物理地址。地址总 线置乱电路52经由地址总线36向存储器33才是供表示转换后的物 理;也址的物理;也址4言号。
在步骤S39中，存储器33写入数据。具体来说，存储器33将 从CPU 31 4是供的写入信号中包含的数据写入到存储器33上的物理 地址，该地址由物理地址信号表示。从而，即使在CPU31给出将 数据写入连续的逻辑地址的指令的情况下，ft据也实际上被写入存 储器33上随机安排的位置。从而，难于分析或篡改存储器33中存 储的数据。
在置乱密钥的连续低阶位是零的情况下，与连续为零的位相对 应的逻辑地址低阶位不转换为物理地址而进行分配。因此，在存储 器33上低阶位没有转换的范围中，数据以与逻辑地址相同的序列 排列。例如，在置乱密钥的三个连续的低阶位为零的情况下，逻辑 地址的三个低阶位不转换为物理地址而进行分配，而且，在存々者器 33上低阶位没有转换的范围中，数据以与逻辑地址相同的序列排 列。因此，数据更有可能被分析。与此相反，如上文所描述的，置 乱密钥緩存器61中保存的置乱密钥的LSB被固定为1,因此逻辑 地址的LSB始终被置乱。因此，在存储器上，避免了数据以与逻辑 地址相同的序列排列，从而能更可靠地使数据变得更难于分析。
通过将置乱密钥的固定值设置为只包括1的比特流，数据流能 够被可靠地置乱，并以更详细的方式排列，从而数据变得更加难于 分析。
之后，流程返回步骤S35，执行步骤S35以下的处理。
在步骤S36中，在由CPU 31执行的程序中的下一处理涉及读 取数据的情况下，CPU31确定读取数据，流程进行到步骤S40。
在步骤S40中，CPU31给出读取数据的指令。具体来说，CPU 31经由地址总线35向地址总线置乱电路52纟是供表示逻辑数据读取 位置的逻辑地址的逻辑地址信号，并经由数据总线37向存储器33 提供表示数据读取指令的读取信号。
在步骤S41中，与上文描述的步骤S38中的处理一样，逻辑;t也 址祐:转换成物理地址，并经由地址总线36将表示转4奐后的物理;也 址的物理地址信号从地址总线置乱电路52提供给存储器33。
在步骤S42中，存储器33读取数据。具体来说，存储器33读 取存4诸在由物理地址信号表示的物理地址上的凄t才居，并经由数才居总 线37向CPU 31提供读出的数据。
之后，流程返回步骤S35,执行步骤S35以下的处理。
如上文所描述的，能够容易地为不同的控制才莫块13设置不同 的置乱密钥。即使在设置给一个控制模块13的置乱密钥被分析出 来的情况下，也能防止使用该置乱密钥分析或篡改存储在另 一控制 模块13的存储器33中的数据。因此，由于数据泄漏或篡改造成的 破坏能够被保持在最小。
在^Vf于伪随枳4史生成方法和地址置乱方法中可采用现有的^支 术。由于不需要新的复杂电路，而且用户只需执行输入改变置乱密
钥的指令的附加步骤，因而能够容易地提高存储器33中的数据安 全性。
如上所述，防止了凝:据在存储器33中以与逻辑地址相同的序 列排列，因此能更可靠地使数据变得更难于分析。
下面参照图8和图9，描述才艮据本发明第二实施例的随枳4"俞 出单元42。
图8是示出根据第二实施例的随机数输出单元42的功能结构 的框图。图8所示的随机数输出单元42包括随机数生成器101、比 特流检查器201、开关202、包括n-p位移位寄存器的随机数存储 单元203和开关204。在图8中，对应于图3的部分4吏用相同的附 图标号表示，为避免冗余而省略了执行相同处理的部分的描述。
比特流纟企查器201 /人置乱密钥变更指示单元41获得表示改变 置乱密钥的指令的信号。在从置乱密钥变更指示单元41提供表示 改变置乱密钥的指令的信号的情况下，比特流;险查器201接通开关
202。 因此，表示由随机数生成器101生成的Gold序列伪随机数的 比特流经由开关202从随枳i数生成器101纟是供至随才几数存储单元
203, 并被存储在随机数存储单元203中。
比特流检查器201检查随机数存储单元203中存储的伪随机数 是否与4壬意预定的禁用值一致。在随枳4t存书者单元203中存储的伪 随枳』数与一禁用值一致的情况下，比特流检查器201 4妄通开关202， 并/人随才几数输出单元101向随才几数存储单元203输出包括预定凄欠目 位的伪随机数，从而改变存储在随机数存储单元203中的伪随机数 的值。在随机数存储单元203中存储的伪随机数与任何禁用值都不
一致的情况下，比特流4企查器201接通开关204。从而，经由开关 204向置乱密钥緩存器61输出存储在随机数存储单元203中的包括 n-p位比特流的伪随机数。即，在由随机数生成器101生成的伪随 机数等于预定的禁用值的情况下，比特流检查器201控制随机数生 成器101以生成新的随才几数，并将这个不同于禁用值的随才几值输出 至置乱密钥緩存器61。
接下来，参照图9的流程图，描述在读/写器1中设置了图8 所示的随积4t输出单元42的情况下，由读/写装置1执4亍的不同于 图6的流程图的置乱密钥生成处理。当例如在读/写器1的电源打开 的情况下用户通过置乱密钥变更指示单元41输入改变置乱密钥的 指令时，该处理开始。
在步骤S101中，随机数输出单元42生成伪随机凄t。具体来i兌， 置乱密钥变更指示单元41向比特流检查器201提供表示改变置乱 密钥的指令的信号。比特流冲企查器201接通开关202。当读/写器l 的电源打开时，随枳4t生成器101不断地生成伪随扭4t。通过4妄通 开关202,随4几数生成器101开始经由开关202向随机数存储单元 203输出伪随机数。在随机数生成器101输出n - p位的伪随机数的 情况下，比特流;险查器201断开开关202。
在步骤S102中，比特流4企查器201确定伪随机数是否为禁用 值。例如，比起其他值来说可能更容易预测的值，例如包括相同连 续值的比特流(例如，111…111),或具有交替不同值的比特流(例 如，0101...0101或1010...1010),:故用户作为禁止用作置乱密钥的 值而预先设置在比特流检查器201中。在通过从这些禁用值的每一 个中除去置乱密钥的低阶固定值而获得的值与存储在随机数存4诸 单元203中的伪随枳^t一致的情况下，比特流;险查器201确定伪随 机数是禁用值，流程进行到步骤S103。
在步骤S103中，比特流冲全查器201生成新的伪随才几数。具体 来说，比特流检查器201接通开关202，并从随才几数生成器101向 随机数存储单元203输出包括预定数目位的伪随机数。随机数存储 单元203将存储的比特流向上移位新输入的伪随^/L数的位的数目， 并将输入的伪随机数加到该比特流的末尾。即，由随机数生成器101 生成的新的伪随机凄^皮存^f诸在随枳i数存储单元203中。
之后，流程返回到步骤S102。重复步骤S102和S103中的处 理，直到在步骤S102中确定伪随机数不是禁用值。
在步骤S102中确决定伪随机数不是禁用值的情况下，处理进 行到步骤S104。
在步骤S104中，随机数输出单元42输出伪随机数。具体来说， 比特流检查器201接通开关204。从而，存储在随机数存储单元203 中的伪随机数经由开关204输出至置乱密钥緩存器61。
在步骤S105中，与图6所示的步骤S2中的上述处理一样，设 置置乱密钥，置乱密钥生成处理结束。
由于以上面描述的方式避免了容易预测的值被设置为置乱密 钥，因而难于分析或篡改存储器33中存储的数据，从而加强了存 储器33中数据的安全性。此外，通过在例如更换或初始化存储器 33时改变置乱密钥，使得置乱密钥变得更加难于分析。
在上文的描述中，已经描述了 Gold序列伪随机数被用作置乱 密钥的情况。然而，用作置乱密钥的随机数或伪随机数并不限于上 述举例。例如，可以 <吏用通过<又<吏用 一个LFSR生成的M序列伪随 才几数或利用热噪声的物理随机数。
置乱地址的方法并不限于上述举例。也可以采用^f吏用通过随^L
凄t或伪随扭4ti殳置的置乱密钥的其他方法。
在上文的描述中，IC卡2被描述为读/写器1的通信伙伴。勿 庸置疑，读/写器1可与具有非接触IC卡功能的装置进行通信，例 如移动电话、个人数字助理(PDA)、计时器以及具有非接触IC卡 功能的计算机。
除读/写器外，图2所示的存储器存取控制器32还可以应用于 从/向存储器读/写数据的其他装置。
在图8所示的随积4史输出单元42中，除上文描述的禁止4斩出 容易预测的值作为置乱密钥之外，还可以根据应用任意设置禁止被 输出的值。
尽管在上文中描述了图2所示的存储器33是非易失性存储器 的情况，但毫无疑问，存储器存取控制器32也可以用于控制易失 性存储器。
可以允许用户设置置乱密钥的固定值的LSB以外的值。
进一步，可以允许用户设置置乱密钥的固定值以外的可变值。
本领域技术人员应该明白，根据设计要求和其他因素，在所附 的权利要求或其等同范围以内，本发明可以进行各种修改、组合、 自组合和变更。
权利要求
1.一种存储器存取控制装置，包括置乱密钥生成装置，用于生成包括为固定值的预定低阶位的二进制置乱密钥，其中，最低有效位的值是1，剩余位是随机数或伪随机数；以及分配装置，用于使用所述置乱密钥来置乱逻辑地址，从而将物理地址分配给所述逻辑地址。
2. 根据权利要求1所述的存储器存取控制装置，其中，所述置乱 密钥生成装置生成所述固定值是只包括1的比特流的所述置 乱密钥。
3. 根据权利要求1所述的存储器存取控制装置，进一步包括用于 生成所述随机数或所述伪随机数的随机数生成装置。
4. 根据权利要求3所述的存储器存取控制装置，其中，所述随机 tt生成装置生成Gold序列伪随枳4史。
5. 根据权利要求3所述的存储器存取控制装置，其中，在所生成 的随机数或所生成的伪随机数等于预定值的情况下，所述随机 数生成装置生成新的随机数或新的伪随机数。
6. —种存储器存取控制方法，包括以下步骤生成包括为固定值的预定低阶位的二进制置乱密钥，其 中，最低有效位的值是l,剩余位是随机数或伪随机数；以及4吏用所述置乱密钥来置乱逻辑;也址，乂人而将物理地址分 酉己给所述逻辑;也址。
7. —种用于与具有非接触集成电路卡功能的装置进行通信的通 信装置，包括置乱密钥生成装置，用于生成包括为固定值的预定低阶 位的二进制置乱密钥，其中，最低有效位的值是l,剩余位是 随枳4t或伪随枳4t;以及分配装置，用于使用所述置乱密钥来置乱逻辑地址，从 而将物理地址分配给所述逻辑地址，所述物理地址被用于存储 从所述具有非接触集成电路卡功能的装置中读取的数据。
8. —种存储器存取控制装置，包括置乱密钥生成器，被配置为生成包括为固定值的预定低 阶位的二进制置乱密钥，其中，最^氐有效位的值是1，剩余位 是随机数或伪随机数；以及分配单元，被配置为使用所述置乱密钥来置乱逻辑地址， /人而将物理地址分配给所述逻辑地址。
9. 一种用于与具有非接触集成电路卡功能的装置进行通信的通 信装置，包括置乱密钥生成器，被配置为生成包括为固定值的预定低 阶位的二进制置乱密钥，其中，最低有效位的值是l，剩余位 是随才几数或伪随枳i数；以及分配单元，被配置为使用所述置乱密钥来置乱逻辑地址， 从而将物理地址分配给所述逻辑地址，所述物理地址;故用于存 储从所述具有非接触集成电路卡功能的装置中读取的数据。
全文摘要
一种存储器存取控制装置，包括以下元件置乱密钥生成器，被配置为生成包括为固定值的预定低阶位的二进制置乱密钥，其中，最低有效位的值是1，剩余位是随机数或伪随机数；以及分配单元，被配置为使用置乱密钥来置乱逻辑地址，从而将物理地址分配给逻辑地址。
文档编号G06F12/14GK101114257SQ200710130039
公开日2008年1月30日 申请日期2007年7月25日 优先权日2006年7月25日
发明者村冈如竹 申请人:索尼株式会社