专利名称：动态建立直接内存访问通路的方法及系统的制作方法
技术领域：
本发明是有关于直4妻内存^方问 (Direct memory access, DMA),特别是有关于一种可支持直接内存访问传输的系统。
背景技术：
直4妾内存^方问(Direct memory access， DMA)是一种直接 由硬件实现数据传输的技术，并且数据传输过程中不需要微处 理器(CPU)的干预。直接内存访问控制器通常位于外围设备与 系统总线之间，用来控制外围设备与存储体之间的直接内存访 问传输。随着技术的发展，计算机系统所连接的外部设备越来 越多，因而直接内存访问控制器中需要设置相应的存取通路， 以达到为多个外围设备服务的目的。
图1所示为传统的提供多通路直接内存访问传输的计算机 系统的示意图。如图所示，计算机系统100包括微处理器10、存 储体ll、设备12与直接内存访问控制器13。其中，设备12由多 个外围设备组成。此处假设有四个外围设备，分别标号为121、 122、 123和124。外围设备121 124通过相应的DMA请求线连接 至DMA控制器13，以实现与存储体ll之间的DMA传输操作。 DMA控制器13包括一第一传输接口 130、第二传输接口131、仲 裁器132、通路控制器133与数据暂存器136。通路控制器133包 括四个通路控制逻辑1341 1344，分别与外围设备121 124相对 应，用以处理相应的外围设备121 124发出的DMA传输请求。 每 一 通路控制逻辑1341 1344中设有 一 参数寄存器组 1351 1354,用于记录该通路的各项传输参数。参数寄存器组 1351 1354中的数据是在通路使用以前由CPU预置的，其所记录
的传输参数包括相应通路的数据传送长度、内存地址等信息。
仲裁器132用于将优先级最高的DMA传输请求输出至通路控制 器133。举例来说，^暇设外围设备121发出一DMA传输请求至 DMA控制器13,以将数据写入存储体ll中。假设此时外围设备 121发出的DMA传输请求的优先级最高，则仲裁器132会将该 DMA传输请求传输至通路控制器133，并发出 一响应信号至外 围设备121。外围设备121依据该响应信号将需要传输的数据输 出至DMA控制器13的第二传输接口 131。通路控制器133中与外 围设备121相对应的通路控制逻辑1341会依据参数寄存器组中 存储的传输参数进行DMA传输。具体来说，通路控制逻辑1341 会依据传输参数，控制第二传输接口 131将需要传输的数据存储 到数据暂存器136中，然后控制第一传输接口 130将数据暂存器 136中的数据写入到存储体ll中。在完成该DMA传输请求所对 应的DMA传输后，通路控制逻辑1341还会依据当前数据存储的 状况更新参数寄存器组中的传输参数。
显然，图l所示的计算机系统中，外围设备与DMA通路是 ——对应的，并且在系统完成配置后，DMA控制器可支持的 DMA通路的数目是固定的。因而，若需要连接新的外围设备， DMA控制器中也需要增加相应的通路控制逻辑及参数寄存器 组，使得DMA控制器的面积与电路设计复杂度增加。
鉴于此，我们希望能够提供一种可依据使用状况动态配置 DMA通路的计算机系统。
发明内容
本发明的目的在于提供一种可依据使用状况动态配置 DMA通路的系统。
本发明提供一种支持直接内存访问传输的系统，其包括一微处理器； 一存储体，具有多个由所述微处理器配置的通路
传输寄存器，所述通路传输寄存器分别用于存储对应的直接内
存访问通路的传输参数；以及一直接内存访问控制器。直接内 存访问控制器包括多个通路控制寄存器，分别存储所述微处 理器写入的相应的直接内存访问通路的控制参数； 一 仲裁器， 用于依据所述通路控制寄存器中存储的控制参数，裁决接收到 的直接内存访问传输请求的优先级，并输出一仲裁结果；以及 一通路控制器，依据所述仲裁器的仲裁结果，控制相应的直接 内存访问通路至所述存储体的对应通路传输寄存器中读取所述 通路传输参数，并根据读取的通路传输参数进行数据传输操作。
本发明提供一种动态建立直接内存访问通路的方法，其包 括侦测一直接内存访问通路使用请求；配置一通路控制寄存 器与一通路传输寄存器，以建立一直接内存访问通路；判断是 否有对应于该该直接内存访问通路的直接内存访问传输请求发 出；若有，则依据所述通路控制寄存器及所述通路传输寄存器 的参数进行数据传输；以及判断所述该直接内存访问通路是否 使用完毕，若是，则释放所述该直接内存访问通路对应的通路 传输寄存器与通路控制寄存器。
本发明所述的系统，可通过配置通路控制寄存器与通路传 输寄存器，依据使用状况动态地配置直接内存访问通路。
通过下面结合示例性地示出 一例的附图进行的描述，本发 明的上述和其他目的和特点将会变得更加清楚，其中
图l为现有技术的支持多个直接内存访问通路的计算机系 统的示意图2为根据本发明 一 实施例的支持多个直接内存访问通路
的系统的示意图3为根据本发明又一 实施例的支持多个直接内存访问通 路的系统的示意图4为根据本发明 一 实施例的仲裁直接内存访问传输请求 优先级的方法的流程图；以及
图5为根据本发明 一 实施例的动态建立直接内存访问通路 的流程图。
具体实施例方式
为让本发明的上述和其它目的、特征和优点能更明显易懂， 下文特举出较佳实施例，并配合所附图式，作详细说明如下。
图2为根据本发明一实施例的支持直接内存访问(Direct memory access, DMA )通路的计算机系统的示意图。如图所示， 本发明 一 实施例的计算机系统200包括一微处理器1 、存储体2、 设备3与DMA控制器4。设备3由标号3J 3一n的n个外围设备组 成。夕卜围设备3—1 ~3—n分别通过DMA请求线L1 Ln连接至DMA 控制器4,以透过D M A控制器4实现与存储体2之间的数据传输。 DMA控制器4包括第一传输接口40、第二传输接口41、仲裁器 42、通路控制器43与数据暂存器44。第一传输接口40设有由微 处理器1配置的参数存储单元400,用以存储DMA控制器4的各 个参数。更进一步来说，参数存储单元400包括全局控制寄存器 401与通路控制寄存器CCRl CCRn。全局控制寄存器401,用于 存储DMA控制器4的配置参数，例如通路的数量、参数存储区 20的基地址、状态信息、中断控制等参数信息。每一通路控制 寄存器CCRl CCRn为l双字(double word, DW),用于存储各 个通路的控制参数，例如传输方向、传输长度(burst length) 等信息。仲裁器42裁决所接收到的DMA传输请求的优先级，并
发出一响应信号至相应的外围设备(例如外围设备3—1 )以及一 仲裁结果至通路控制器43。仲裁器42输出的仲裁结果包括将要 执行DMA传输的通路(channel—id)、传输数据长度(data count) 以及传输方向。通路控制器4 3包括 一 操作电路4 3 0与 一 通用寄存 器431,用于依据仲裁器42输出的仲裁结果进行DMA传输操作。 数据暂存器44用于暂存进行DMA传输的数据。于本实施例中， 在使用通路进行数据传输之前，微处理器1在存储体2中配置了 一个参数存储区20 ，该参数存储区20由地址连续的通路传输寄 存器CRl CRn组成。每一通路传输寄存器CRl CRn的大小为 8DW,用于存储各个通路的传输参数，例如描述符地址、数据 存储地址等信息。由此可知，本实施例的计算机系统200通过 DMA请求线Ll Ln、通路控制寄存器CCRl CCRn、通路传输寄 存器CR1 CRn 、 DMA控制器43以及数据暂存器44为外围设备 3—1 3—n建立了 n条对应的DMA通路，即CHl CHn。举例来说， 若外围设备3—l需要将数据写入存储体2中，会通过DMA请求线 L1发出一 DMA传输请求至DMA控制器4 。假设该DMA传输请求 的优先级最高，则仲裁器42会发出响应信号给外围设备3—1,并 将仲裁结果送至通路控制器43。外围设备3—l依据该响应信号将 需要传输的数据输出至第二传输接口 41,通路控制器4 3依据传 输参数控制第二传输接口 41将需要传输的数据存储到数据暂存 器44中。通路控制器43的操作电路430依据仲裁结果及参数存储 区20的基地址，透过第 一 传输接口40至存储体2中读取与通路 CHl对应的通路传输寄存器CRl,并将读取的参数存入通用寄 存器431中。操作电路430随后依据通用寄存器431中的传输参数 以及仲裁结果控制第 一 传输接口 4 0将数据暂存器4 4中的数据传 输到存储体2的目标地址。在完成一笔DMA传输后，操作电路 430还需要根据当前数据存储状况更新通用寄存器431中的参数
信息，并将更新后的参数写入存储体2的通路传输寄存器CR1 中。
需要说明的是，于本实施例中实际建立的通路的数目与系 统所连接的外围设备的数目不一定相等，因为只有当外围设备 需要通过DMA控制器4以DMA的方式进行据传输时，微处理 器1才会在存储体2的参数存储区20中配置相应的通路传输寄存 器，在第一传输接口40中配置相应的通路控制寄存器，以建立 与该外围设备相对应的通路。换句话说，本实施例中系统的通 路的数目是可以依据外围设备的实际状态来动态配置的。举例 来说，假设外围设备3一n-l为一打印机，^f旦并没有被启动，因而 微处理器1在配置DMA控制器4时，并不会配置通路控制寄存器 CCRn-l以及通路传输寄存器CRn-l。只有当外围设备3一n-l有进 行D M A传输的需要时，微处理器1才会进行相应寄存器的配置， 以建立对应于外围i殳备3—n-l的通路CHn-l。事实上，本实施例 计算机系统200也可以建 立多个对应于软件的DMA通路,即依 据软件发出的DMA传输请求，配置通路传输寄存器、通路控制 寄存器以及全局控制寄存器401中的参数，以建立对应于该软件 的DMA通路。例如，可在通路寄存器中增加一个DMA请求识别 位与一通路端口识别位。当DMA请求识别位为l，bl时，表示该 DMA传输i青求是由软件发出的。当DMA请求识别位为l，bl时， 通路端口识别位有效，并且其值表示该软件发出的DMA传输请 求由哪一个通路来处理。
此外，由于占用较大存储空间的通路传输寄存器CRl CRn 是设在存储体2中的，因而计算机系统200可以在不增加DMA控 制器4的面积的情形下，增加可支持的DMA通路的数目。再者， 如本领域技术人员所知，DMA控制器4中可设有两个或以上的 数据暂存器44以及相应数量的通用寄存器431，以实现多个通路
的并行传输。例如，在通路CH1利用第一传输接口 40将存于一 个数据暂存器中的数据写入存储体2的目标地址时，通路CH2 可利用第二传输接口41将外围设备3—2送出的数据存入另 一个 数据暂存器中。
图3为根据本发明另 一 实施例的支持多个DMA通路的计算 机系统的示意图。本实施例的计算机系统300包括一微处理器1 、 存储体2、设备3与DMA控制器4。设备3由标号3—1 3—n的n个外 围设备组成。外围设备3—1 3—n分别通过DMA请求线L1 Ln连接 至DMA控制器4,以透过DMA控制器4实现与存储体2之间的数 据传输。微处理器1在存储体2中配置了有一参数存储区20,该 参数存储区20由地址连续的通路传输寄存器CRl CRn组成。每 一通路传输寄存器CRl CRn的大小为8DW,用于存储各个通路 的传输参数，例如描述符地址、数据存储地址等信息。DMA控 制器4包括第一传输接口40、第二传输接口41、仲裁器42'、通 路控制器4 3与数据暂存器4 4 。第 一 传输接口 4 0设有全局控制寄 存器401与通路控制寄存器CCRl CCRn。全局控制寄存器401, 用于存储DMA控制器4的配置参数，例如通路的数量、参数存 储区20的基地址、状态信息、中断控制等参数信息。每一通路 控制寄存器CCR—1~CCR—n为1DW,用于存储各个通路的控制参 数，例如传输方向、传输长度(burst length)、优先级组号 (group—id)等信息。其中，优先级组号是微处理器1配置DMA 通路的各项参数时，依据各个外围设备的数据传输特性给出的 分组依据。举例来说，假设外围设备3—l为移动硬盘、外围设备 3_2为视频播放器、外围设备3一3为录音设备以及外围设备3—4 为鼠标。显然，录音以及视频播放都需要数据传输的延时小， 视频播放与移动硬盘的数据拷贝时，都会有较大数据量，而鼠 标的数据传输相对于录音可以有一定的延时，并且数据量较小。
因而在配置时，夕卜围设备3—1~3—4对应的优先级组号分别为 10, 01, 00, 11,即录音设备的优先级最高，鼠标的优先级最 低，视频播放的优先级低于录音设备，但高于移动硬盘。
仲裁器42，用于裁决所接收到的DMA传输请求的优先级， 并发出一响应信号至相应的外围设备(例如外围设备3_1 )以及 一仲裁结果至通路控制器43。仲裁器42输出的仲裁结果包括将 要执行DMA传输的通路(channel—id )、传输数据长度(data count)以及传输方向。于本实施例中，仲裁器42，包括任务管 理器420、任务存储单元423、仲裁单元424以及计时器425、 426。 任务存储单元423由4个队列组成，即Q1 Q4。其中，队列Q1用 于存储优先级组号为"00，，的DMA传输请求；队列Q2用于存储优 先级组号为"01"的DMA传输请求；队列Q 3用于存储优先级组号 为"10"的DMA传输请求；队列Q4用于存储优先级组号为"1 l"的 DMA传输请求。任务管理器420接收外围设备3 — 1 3—n通过传输 请求线Ll Ln送出的多个DMA传输请求，并依据相应通路控制 寄存器CCR一l CCR一n中的优先级组号将接收到的DMA传输请 求传送给相应的队列Q1 Q4。计时器425用于队列Q2输出DMA 传输请求的计时。计时器426用于队列Q4输出DMA传输请求的 计时。计时器425、 426的计时周期均由微处理器l预先设置。仲 裁单元424包括仲裁结果产生单元4241、队列控制单元4242以及 计时控制单元4243。于本实施例中，仲裁结果产生单元4241根 据计时器425与计时器426的计时状况，依据一定的算法裁决出 队列Q1 Q4最上面(top)的四个DMA传输请求中哪一个DMA 传输请求的优先级最高。计时控制单元424 3依据仲裁结果产生 单元4241输出的仲裁结果，控制计时器425、 426清零或继续计 时。队列控制单元4242则依据仲裁结果将优先级最高的DMA传 输请求由相应的队列Q1 Q4中取出，并输出至通路控制器43。
特别地，如前所述，由于队列2与队列4中的DMA传输请求需要 传输大量的数据，因而可以按照传输长度(burst length )将DMA 传输请求分几个DMA传输周期完成。例如说，假设视频播放器 发出一DMA传输请求以读取8DW数据，而微处理器l配置的对 应于视频播放—器的通^各的传输长度为4DW。在这种情形下，该 D M A传输请求需要分两个D M A传输周期完成，队列控制单元 4242则会依据仲裁结果更新队列Q2中该DMA传输请求所要求 的数据长度等信息。
图4为图3所示仲裁器42，裁决DMA传输请求优先级的方法 的流程图。首先，在步骤S401中，接收外围设备发出的DMA传 输请求。随后，在步骤S402中，依据优先级组号将接收到的DMA 传输请求存入对应的队列Q1 Q4中，以将DMA传输请求按照预 先设置的优先级分组。接着，在步骤S403中，判断计时器426 是否期满(time out )，以避免计时器426对应的优先级最低的队 列Q4中的DMA传输请求等待的时间过长。若是，则裁决队列 Q4中的最上面的DMA传输请求优先级最高(步骤S404 ),并使 计时器426开始重新计时(步骤S405 )。若在步骤S403中，计时 器426并未期满，则执行步骤S406,判断计时器425是否期满， 以确定要求时延较小但数据量较大的队列Q2中的DMA传输请 求是否被及时处理。若计时器426期满，则裁决队列Q2中最上 面的DMA传输请求优先级最高(步骤S407 ),并使计时器425 开始重新计时(步骤S408 )。若计时器426并未期满，即计时器 425与计时器426均未期满，则依照优先级组号顺序执行队列 Q1 Q4中最上面的DMA传输请求。具体来说，首先执行步骤 S409,判断队列Q1是否为空。若队列Q1非空，则裁决队列Q1 中最上面的DMA传输请求优先级最高(步骤S410)。若队列Q1 是空的，则接着判断队列Q2是否为空(步骤S411 ),若是，则
裁决队列Q2中最上面的DMA传输请求优先级最高(步骤S412), 并使计时器425重新计时(步骤S413 )。若队列Q2为空，则进入 步骤S414,判断队列Q3是否为空。若队列Q3非空，则裁决队列 Q3中最上面的DMA传输请求优先级最高(步骤S415)。若队列 Q3为空，则判断队列Q4是否为空(步骤S416)。若队列Q4非空， 则裁决队列Q4中最上面的DMA传输请求优先级最高(步骤 S417)，并使计时器426重新计时(步骤S4418 )。若队列Q4也是 空的，即队列Q1 Q4中均没有DMA传输请求，则结束优先级裁 决流程。
由于在接收到DMA传输请求后，会依据外围设备的特性将 DMA传输请求分为四个优先级组，而且在仲裁DMA传输请求的 优先级时，会根据计时器425、 426的值来进一步调整优先级顺 序。因而本实施例的DMA传输请求的优先级仲裁方法可以平銜-各个优先级的DMA传输请求的等待时间，达到优化系统性能的 目的。事实上，于本实例中，DMA传输请求被分做4个优先级 组存入相应的队列中，并且设有两个分别对应于队列Q2和Q4 的计时器来调整优先级顺序。然而，如本领域技术人员所知， D M A传输请求可依据实际需要分为低于4个或多于4个的优先 级组，也可以为每一个队列设置一个计时器，并通过调整计时 器的计时周期来控制D M A传输请求的优先级。
图5所示为依据本发明 一 实施例的动态建立DMA通路的流 程图。
计算机系统在依据已启动的外围设备建立了相应的DMA 通路后，若侦测到有新的外围设备发出使用DMA通路的请求 (步骤S501),则更新全局控制寄存器中的通路数目，并配置 与该外围设备相对应的通路控制寄存器及通路传输寄存器，以 建立对应于该外围设备的DMA通路(步骤S502 )。接下来，该DMA通路会处于空闲状态(步骤S503 ),并判断该外围设备是 否发出DMA传输请求(步骤S504 )。若没有DMA传输请求发出， 则返回步骤S503,即通路维持在空闲状态。若在步骤S504中有 DMA传输请求发出，则依据图4所示的仲裁方法仲裁DMA传输 请求的优先级(步骤S505 )。在步骤S506中，当该DMA传输请 求的优先级最高时，依据仲裁结果读取与该D M A传输请求相对 应的通路传输寄存器。接着，依据读取的参数信息进行DMA传 输操作(步骤S507 )。在步骤S508,判断是否已完成对应于该 DMA传输请求的数据传输。若已完成，则更新该通路的通路传 输寄存器的各项参数值(步骤S509 )。接着，在步骤S510中， 判断该通路是否已经使用完毕，即判断对应的外围设备是否还 需要用DMA的方式进行数据传输。若不需要，则产生一中断信 号至微处理器(步骤S511 ),使得微处理器释放(release)为该 外围设备的DMA通路分配的资源。若还需要通过该通道进行 DMA传输，则返回步骤S504,等待处理新的DMA传输请求。
以上所述仅为本发明较佳实施例，然其并非用以限定本发 明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神 和范围内，可在此基础上做进一步的改进和变化，因此本发明 的保护范围当以本申请的权利要求书所界定的范围为准。
权利要求
1.一种支持直接内存访问传输的系统，其特征在于，包括一微处理器；一存储体，具有多个由所述微处理器配置的通路传输寄存器，所述通路传输寄存器分别用于存储对应的直接内存访问通路的传输参数；一直接内存访问控制器，包括多个通路控制寄存器，分别存储所述微处理器配置的相应的直接内存访问通路的控制参数；一仲裁器，用于依据所述通路控制寄存器中存储的控制参数，裁决接收到的直接内存访问传输请求的优先级，并输出一仲裁结果；以及一通路控制器，依据所述仲裁器的仲裁结果，控制相应的直接内存访问通路至所述存储体的对应通路传输寄存器中读取所述通路传输参数，并根据读取的通路传输参数进行数据传输操作。
2. 根据权利要求l所述的支持直接内存访问传输的系统， 其特征在于，所述仲裁器包括一任务管理器，依据接收到的直接内存访问传输请求所对 应的通路控制寄存器中存储的控制参数，将所述直接内存访问 传输请求输出至相应的队列；多个队列，存储所述任务管理器输出的直接内存访问传输 请求；以及一仲裁单元，用于裁决所述多个队列中最上面的多个直接 内存访问传输请求的优先级，并输出所述仲裁结果。
3. 根据权利要求2所述的支持直接内存访问传输的系统， 其特征在于，所述每 一 通路控制寄存器中存储的控制参数包括 一优先级组号，所述任务管理器依据所述直接内存访问传输请求所对应的通路控制寄存器中存储的优先级组号，将所述直接 内存访问传输请求输出至相应的队列。
4. 根据权利要求2所述的支持直接内存访问传输的系统， 其特征在于，所述仲裁器还包括一计时器，用于调整所述直接 内存访问传输请求的优先级。
5. 根据权利要求4所述的支持直接内存访问传输的系统， 其特征在于，所述仲裁单元包括一仲裁结果产生单元，依据所述计时器的输出，裁决所述 多个队列中最上面的多个直接内存访问传输请求的优先级；一计时控制单元，依据所述仲裁结果产生单元的输出，控 制所述计时器的计时操作；以及一队列控制单元，依据所述仲裁结果产生单元的输出，将 所述多个队列中优先级最高的直接内存访问传输请求作为所述 仲裁单元的仲裁结果输出。
6. 根据权利要求5所述的支持直接内存访问传输的系统， 其特征在于，所述计时器对应于所述多个队列中的一个队列， 若所述计时器期满，则所述仲裁结果产生单元裁决所述计时器 对应的队列中最上面的直接内存访问传输请求的优先级最高。
7. 根据权利要求6所述的支持直接内存访问传输的系统， 其特征在于，若所述计时器对应的队列中的直接内存访问传输 请求的优先级最高，则所述计时控制单元使所述计时器开始重 新计时。
8. 根据权利要求1所述的支持直接内存访问传输的系统， 其特征在于，所述直接内存访问控制器还包括 一 数据暂存器， 用于暂存直接内存访问传输的数据。
9. 根据权利要求1所述的支持直接内存访问传输的系统， 其特征在于，所述每一通路传输寄存器中存储的传输参数至少 包括描述符地址、数据存储地址。
10. —种动态建立直接内存访问通路的方法，其特征在于，包括侦测 一直接内存访问通路使用请求；配置一通路控制寄存器与一通路传输寄存器，以建立一直 接内存访问通^各；判断是否有对应于该直接内存访问通^各的直4姿内存访问传 输请求发出；若有，则依据所述通路控制寄存器及所述通路传输寄存器 的参数进行数据传输；以及判断所述该直接内存访问通路是否使用完毕，若是，则释 放所述该直接内存访问通路对应的通路传输寄存器与通路控制 寄存器。
11. 根据权利要求10所述的动态建立直接内存访问通路的 方法，其特征在于还包括步骤在依据所述直接内存访问传输 请求完成数据传输后，更新所述通路传输寄存器中存储的参数值。
12. 根据权利要求10所述的动态建立直接内存访问通路的 方法，其特征在于，还包括步骤仲裁所述直接内存访问传输 请求的优先级。
13. 根据权利要求12所述的动态建立直接内存访问通路的 方法，其特征在于，仲裁所述直接内存访问传输请求的优先级 的步骤包括接收直接内存访问传输请求；依据 一 优先级组号将所述直接内存访问传输请求存入相应 的队列；依据 一 计时器，裁决所述直接内存访问传输请求的优先级；其中若所述计时器未期满，则裁决优先级组号最高的直接内存 访问传输请求的优先级最高。
14. 根据权利要求13所述的动态建立直接内存访问通路的 方法，其特征在于所述计时器对应于优先级组号最低的队列。
15. 根据权利要求13所述的动态建立直接内存访问通路的 方法，其特征在于，还包括步骤判断所述计时器是否期满，若是，则裁决所述计时器对应 的队列中，排在最上面的直接内存访问传输请求优先级最高； 以及使所述计时器开始重新计时。
16. 根据权利要求10所述的动态建立直接内存访问通路的 方法，其特征在于，所述优先级组号存于通路控制寄存器中。
17. 根据权利要求10所述的动态建立直接内存访问通路的 方法，其特征在于，所述每一通路传输寄存器中存储的传输参 数至少包括描述符地址、数据存储地址。
全文摘要
本发明提供一种动态建立直接内存访问通路的方法及系统，特别涉及一种动态建立直接内存访问通路的方法，包括侦测一直接内存访问通路使用请求；配置一通路控制寄存器与一通路传输寄存器，以建立一直接内存访问通路；判断是否有对应于该通路的直接内存访问传输请求发出；若有，则依据所述通路控制寄存器及所述通路传输寄存器的参数，进行数据传输；以及判断所述通路是否使用完毕，若是，则释放所述通路对应的通路传输寄存器与通路控制寄存器。本发明可通过配置通路控制寄存器与通路传输寄存器，依据使用状况动态地配置直接内存访问通路。
文档编号G06F13/20GK101169766SQ20071016342
公开日2008年4月30日 申请日期2007年10月22日 优先权日2007年10月22日
发明者李德建, 杨存勇, 鹏 高 申请人:威盛电子股份有限公司