专利名称：虚拟随机时钟脉冲发生器及虚拟随机时钟脉冲产生方法
技术领域：
本发明关于一种时钟脉冲发生器，特别是一种具有限制器的虚拟随机
(pseudorandom)时钟脉冲发生器。
背景技术：
由于逻辑电路的操作速度越来越快，因此用来产生时钟脉冲信号的时钟脉 冲电路的操作频率也越来越高，例如时钟脉冲电路可能操作于高达100 MHz 的频率。在高频的时钟脉冲电路中，时钟脉冲信号传递过程中所产生的电磁干 扰(Electromagnetic Interference, EMI)可能会产生影响严重的噪声。
解决此一问题的方式之一是利用扩展频谱时钟脉冲信号技术(Spread spectrum clocking, SSC)，通过调制时钟脉冲信号的周期来对时钟脉冲信号 的频率进行扩频，其扩展频谱的范围大约是中心频率的0.25%至1.5%之间， 如此可以减少中心频率附近的电磁干扰。然而，减少的程度则需视扩展频谱时 钟脉冲信号技术的不同而有所变化。
图1为现有技术所揭露的虚拟随机时钟脉冲发生器，用以对一时钟脉冲信 号进行扩展频谱。虚拟随机时钟脉冲发生器100包括有一移位寄存器(Shift Register)101、 一第一异或逻辑门(exclusive OR gate)102以及一第二异或逻辑门 103。移位寄存器101为一个十比特的移位寄存器。移位寄存器101由时钟脉 冲输入端接收时钟脉冲信号CLOCK以及由信号输入端接收一第一异或逻辑 门102所输出的虚拟随机(pseudorandom)码PNCODE，并将其十比特输出 信号的其中二比特输出信号101Q9及101Q10输出给第一异或逻辑门102，第 一异或逻辑门102对输出信号101Q9及101Q10执行一异或逻辑运算以产生一 虚拟随机码PNCODE，虚拟随机码PN CODE又再反馈给移位寄存器101。第 二异或逻辑门103接收虚拟随机码PN CODE以及时钟脉冲信号CLOCK,并 对虚拟随机码PN CODE以及时钟脉冲信号CLOCK进行异或逻辑运算后输出 一虚拟随机时钟脉冲信号PNCLOCK。简单的说，虚拟随机码PNCODE为一个以0与1虚拟随机排列的序列。当虚拟随机码PN CODE当前的输出是0的 时候，虚拟随机时钟脉冲信号PN CLOCK维持跟时钟脉冲信号CLOCK同相； 当虚拟随机码PN CODE当前的输出是1的时候，虚拟随机时钟脉冲信号PN CLOCK维持跟时钟脉冲信号CLOCK反相。
图2为图1的虚拟随机时钟脉冲发生器所可能产生的信号时序图。在图2 中，经过异或逻辑运算后，有些虚拟随机时钟脉冲信号PN CLOCK的周期与 时钟脉冲信号CLOCK的周期相同，有些则为时钟脉冲信号CLOCK周期的3/2 倍，有些则为2倍。由于虚拟随机时钟脉冲信号为虚拟随机码以及时钟脉冲信 号的异或逻辑运算结果，因此由这些图可知，虚拟随机时钟脉冲信号的周期会 受到虚拟随机码的影响。
图3为现有技术所揭露的虚拟随机时钟脉冲发生器的快速傅立叶变换 (Fast Fourier Transform ， FFT )模拟。
曲线IIO表示一具有固定频率的方波的时钟脉冲信号。曲线120表示使用 现有技术处理后的扩展频谱信号。曲线130表示经过图1中所示的电路处理后 的扩展频谱信号。由图中的结果可知，曲线130在中心频率附近的能量密度 (powerdensity)大约减少了 30.19dB，其结果较传统的模拟电路(曲线120)为佳。
然而扩展频谱时钟脉冲信号的频率是原始时钟脉冲信号频率的1/2到1之 间。扩展频谱的频带比较宽可以有效减低EMI能量密度，但扩展频谱后的带 宽也可能太大。虽然图1所揭露的电路可以减少电磁干扰的影响，但是扩展频 谱后的带宽太大也会对系统造成影响，例如噪声、低切换频率等。因此，可能 增加电源系统参数设计的困难度。
发明内容
有鉴于此，本发明揭露一种虚拟随机时钟脉冲发生器。 根据本发明的实施例，本发明所揭露的虚拟随机时钟脉冲发生器包括有一 时钟脉冲发生器、 一虚拟随机码发生器、 一限制器以及一逻辑门。时钟脉冲发 生器产生一时钟脉冲信号。虚拟随机码发生器接收时钟脉冲发生器所产生的时 钟脉冲信号并输出一第一虚拟随机码。限制器用以接收第一虚拟随机码及时钟 脉冲信号，并产生一逻辑电平维持至少两个时钟脉冲信号周期不变的第二虚拟随机码，该第二虚拟随机码并反馈至该虚拟随机码发生器。逻辑门用以对该第 二虚拟随机码与时钟脉冲信号执行一逻辑运算以产生一虚拟随机时钟脉冲信号。
根据本发明的另一实施例，虚拟随机时钟脉冲发生器更包括有一延迟器， 用以接收第二虚拟随机码，并输出一延迟的第二虚拟随机码给时钟脉冲信号发 生器，依此设计可用来减少时钟脉冲信号与虚拟随机时钟脉冲信号交互作用而 产生的奇次谐波失真。
根据本发明的实施例，本发明又提供一种虚拟随机时钟脉冲产生方法，步 骤为先产生一第一时钟脉冲信号，接着依据第一时钟脉冲信号，产生一逻辑电 平维持至少两个该第一时钟脉冲信号周期不变的一虚拟随机码；再对该虚拟随 机码与该第一时钟脉冲信号执行一逻辑运算以输出一虚拟随机时钟脉冲信号。
根据本发明的实施例，其简化与数字化的电路使得虚拟随机时钟脉冲信号 的频率可被控制。此外，本发明的电路仅需要一个振荡器，且不需要数字模拟 转换器，因此整体的电路成本得以降低。
上述关于本发明内容的说明及后续介绍的实施方式的说明用以示范与解 释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。
下面结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的 限定。
图1为现有技术所揭露的虚拟随机时钟脉冲发生器； 图2为现有技术所揭露的虚拟随机时钟脉冲发生器时序图； 图3为现有技术所揭露的虚拟随机时钟脉冲发生器的快速傅立叶变换模 拟图4为本发明所揭露的虚拟随机时钟脉冲发生器的方块图5为本发明所揭露的虚拟随机时钟脉冲发生器的电路图6为本发明所揭露的虚拟随机时钟脉冲发生器的时序图7为本发明所揭露的虚拟随机时钟脉冲发生器的快速傅立叶转换图8为本发明所揭露的虚拟随机时钟脉冲发生器的另一电路图9为图8中的时钟脉冲发生器的电路图10为图8与图9中相关信号的波形图11为本发明所揭露的虚拟随机时钟脉冲发生器的另一电路图; 图12为图8中所示的时钟脉冲发生器的另一电路图13为图8与图12中相关信号的波形图。
其中，附图标记
100.................................虚拟随机时钟脉冲发生器
101.................................移位寄存器
101Q9............................输出信号
101Q10..........................输出信号
102.................................第一异或逻辑门
103.................................第二异或逻辑门
110.................................曲线
120.................................曲线
130.................................曲线
200.................................虚拟随机时钟脉冲发生器
210.................................时钟脉冲发生器
220.................................虚拟随机码发生器
230.................................限制器
240.................................逻辑门
201.................................移位寄存器
202.................................第一异或逻辑门
203.................................第二异或逻辑门
204.................................正反器
205.................................分频器
206.................................延迟器
211.................................第一电流源
212.................................第二电流源
213.................................第三电流源
214.................................第四电流源
215.................................电容
216.................................比较器
217.................................控制器
218.................................第五电流源
310.................................曲线
320.................................曲线
330.................................曲线
CLOCK.........................第一时钟脉冲信号
CLOCK/2......................第二时钟脉冲信号
PNCODE......................虚拟随机码
PN CODE1....................第一虚拟随机码
PN CODE2....................第二虚拟随机码
PN CLOCK...................虚拟随机时钟脉冲信号
SW211 .........................第一开关
SW212 .........................第二开关
SW213 .........................第三开关
SW214 .........................第四开关
SW218 .........................第五开关
VI..................................第一参考电压
V2..................................第二参考电压
Vramp............................电压
S211、 S212、 S213、 S214及S218控制信号
具体实施例方式
为使对本发明的目的、构造、特征、及其功能有进一歩的了解，兹配合实 施例详细说明如下。
请参考图4，其为本发明实施例所公开的虚拟随机时钟脉冲发生器的方块 图。虚拟随机时钟脉冲发生器200包括有一时钟脉冲发生器210，用以产生一 第一频率的一第一时钟脉冲信号CLOCKI。虚拟随机码发生器220电性连接至 时钟脉冲发生器210，虚拟随机码发生器220接收时第一时钟脉冲信号 CLOCKI以及一第二虚拟随机码PN CODE2，并据以产生一第一虚拟随机码
PNCODEl。限制器230与虚拟随机码发生器220电性连接，用以接收第一虚 拟随机码PN CODE1以及第一时钟脉冲信号CLOCKI，以产生符合一既定限 制条件的第二虚拟随机码PNCODE2。举例来说，此既定限制条件可以是第 二虚拟随机码PN CODE2的一逻辑电平维持至少两个第一时钟脉冲信号周期 不变。第二虚拟随机码PNCODE2又再反馈至虚拟随机码发生器220。逻辑门 240可为但并非限定是异或(XOR)逻辑门。逻辑门240接收第二虚拟随机码 PNCODE2以及第一时钟脉冲信号CLOCKI，并对第二虚拟随机码PN CODE2 以及第一时钟脉冲信号CLOCKI执行一异或逻辑运算以产生一虚拟随机时钟 脉冲信号PN CLOCK。
图5为图4中的虚拟随机时钟脉冲发生器200的一种实施例电路图。其中， 移位寄存器201与第一异或逻辑门202组成图4中的虚拟随机码发生器220; D型触发器204与分频器205组成图4中的限制器230。
图5中的移位寄存器201与第一异或逻辑门202与图1中的移位寄存器 101与第一异或逻辑门102具有相同的元件以及连接关系，其操作原理已经于 现有技术中解释，在此不再重述。需注意的是，图5中的移位寄存器201与第 一异或逻辑门202可以有其他不同的连接关系，也可以采用不同的移位寄存器 与逻辑门， 一样可以作为一虚拟随机码发生器。譬如说，第一异或逻辑门202 也可以移位寄存器201的Q6、 Q7以及Qn)的输出作为输入。
在本实施例中，为了实现第二虚拟随机码PN CODE2的一逻辑电平维持 至少两个周期不变的既定限制条件，所以限制器230以D型触发器204与分 频器205作为例子来构成。如果要达到其他的限制条件，则限制器230可能需 要以不同的元件与连接关系来构成。在此实施例中，分频器205将第一时钟脉 冲信号CLOCKI进行分频，并输出一第二时钟脉冲信号CLOCKII给D型触发 器204作为其输入的时钟脉冲信号。D型触发器204根据第二时钟脉冲信号 CLOCKII将第一异或逻辑门202所输出的第一虚拟随机码PN CODE1输出为 第二虚拟随机码PN CODE2,第二虚拟随机码PN CODE2又再反馈给移位寄 存器201。第二异或逻辑门203接收D型触发器204输出的第二虚拟随机码以 及第一时钟脉冲信号CLOCKI，并对第二虚拟随机码PNCODE以及第一时钟 脉冲信号CLOCKI执行一异或逻辑运算，并据以产生虚拟随机时钟脉冲信号 PNCLOCK。在本实施例中，第一异或逻辑门202与第二异或逻辑门203用以 作为示例性说明，并非用以限制本发明，任何可以执行异或运算的电路均可作 为选用的参考。
参考图6，其为图5中所示时钟脉冲发生器的时序图。本实施例选用的分
频器205将第一时钟脉冲信号CLOCKI的频率除二而得到第二时钟脉冲信号 CLOCKII， D型触发器204根据第二时钟脉冲信号CLOCKII将第一虚拟随机 码PN CODE1输出为第二虚拟随机码PN CODE2，因此图6中的第二虚拟随 机码PN CODE2被限制了 ，不再会像第一虚拟随机码PN CODE1有机会出现 连续性的逻辑电平转换(以第一时钟脉冲信号CLOCKI周期而言)。换言之，触 发器204与分频器205组成的限制器230，可以使第二虚拟随机码PN CODE2 的逻辑电平维持至少两个第一时钟脉冲信号CLOCK周期不变。
图2中的PNCODE与图6中PNCODE1的序列相同。图6中有些虚拟随 机时钟脉冲信号PN CLOCK的周期与第一时钟脉冲信号CLOCKI的周期相 同，有些则为第一时钟脉冲信号CLOCKI的周期的3/2倍，但如图2会出现第 一时钟脉冲信号CLOCKI的周期的2倍的状况己不复见。换言之，扩展频谱 后的图6的虚拟随机时钟脉冲信号PN CLOCK带宽，有效的小于图2的虚拟 随机时钟脉冲信号PN CLOCK的带宽，可以解决图1所揭露的电路对于扩展 频谱后带宽太大的问题。
图7为图5中所示的时钟脉冲发生器的快速傅立叶变换图。曲线310表示 单一频率方波的时钟脉冲信号。曲线320为图1中没有经过限制器处理的扩展 频谱信号。曲线330为本实施例经过图5中所示的限制器处理的扩展频谱信号。 由图中的结果比较可知，本实施例相对应的曲线330的带宽较窄，且信号较集 中。
参考图8，其为虚拟随机时钟脉冲发生器的另一实施例。图8所揭露的虚 拟随机时钟脉冲发生器可应用于时钟脉冲信号的占空比不是50%的情况下。图 8主要的电路结构与组成均与图5类似。在此实施例中，触发器204所输出的 第二虚拟随机码PN CODE2反馈给时钟脉冲发生器210。
图9为图8中所示的时钟脉冲发生器210的电路图。时钟脉冲发生器210 中具有充电电路与放电电路，以产生占空比不是50%的第一时钟脉冲信号 CLOCKI。
电容215设置在时钟脉冲发生器210中，在电容215的充电过程中，比较
器216将电容的电压Vmmp与一第二参考电压V2 —进行比较；在电容215 的放电过程中，比较器216将电容的电压Vramp与一第一参考电压VI进行比 较，并将比较的结果输出为第一时钟脉冲信号CLOCKI。
第一充电路径由第一电流源2U以及第一开关SW2U组成，第一电流源 211以及第一开关SW211相互串联。第一充电路径用以对电容215充电。
第一放电路径由第二电流源212以及第二开关SW212组成，第二电流源 212以及第二开关SW212相互串联。第一放电路径用以使电容215放电。
第二充电路径由第三电流源213与第三幵关SW213组成，第三电流源213 与第三开关SW213相互串联。第二充电路径用以对电容215充电。
第二放电路径由第四电流源214与第四开关SW214组成，第四电流源214 与第四开关SW214相互串联。第二放电路径用以使电容215放电。
控制器217根据比较器216输出的第一时钟脉冲信号CLOCKI以及第二 虚拟随机码PN CODE2以产生控制信号S211、 S212、 S213及S214，分别控 制第一开关SW211、第二开关SW212、第三开关SW213以及第四开关SW214 的导通与不导通。简单的说，当第二虚拟随机码PNCODE2在逻辑低电平时， 控制器217使用第一充电路径(第一电流源211)与第一放电路径(第二电流源 212)，来对电容215充/放电；当第二虚拟随机码PNCODE2在逻辑高电平时， 控制器217使用第二充电路径(第三电流源213)与第二放电路径(第四电流源 214)，来对电容215充/放电。至于该进行充电或是放电，则由第一时钟脉冲信 号CLOCKI决定。换言之，控制信号S211、 S212、 S213及S214分别控制第 一充电路径、第一放电路径、第二充电路径、第二放电路径的导通或不导通， 使得电容215可以周期地充电与放电。
图10为图8与图9中相关信号的波形图。参照图10及图9，当第二虚拟 随机码PN CODE2为逻辑低电平且第一时钟脉冲信号CLOCKI由逻辑低电平 转为逻辑高电平时，控制器217输出逻辑高电平的控制信号S211，第一开关 SW211因而导通，致使第一电流源211对电容215充电，电容215的电压Vramp 则从第一参考电压V1往上升，当上升到第二参考电压V2时，第一时钟脉冲 信号CLOCKI由逻辑高电平转为逻辑低电平。
当第二虚拟随机码PN CODE2为逻辑低电平且第一时钟脉冲信号 CLOCKI由逻辑高电平转为逻辑低电平时，控制器217输出逻辑高电平的控制
信号S212，第二开关SW212因而导通，致使电容215通过第二电流源212放 电。电容215的电压Vramp则从第二参考电压V2往下降，当下降至第一参考 电压V1时，第一时钟脉冲信号CLOCKI由逻辑低电平转为逻辑高电平。电容 215的电压Vramp通过此充放电电路的运作呈现三角波的型态。在第二虚拟随 机码PN CODE2是逻辑低电平的情况下，第二电流源212的电流大于第一电 流源211的电流，以使得第一电流源211对电容215的充电速度小于第二电流 源212对电容的放电速度。因此，第一时钟脉冲信号CLOCKI的占空比会大 于50%。
当第二虚拟随机码PN CODE2为逻辑高电平时，则控制器217持续关闭 第一开关SW211以及第二开关SW212，但是控制第三开关SW213以及第四 开关SW214的导通与不导通。其电路操作可以参照先前对于第二虚拟随机码 PNCODE2为逻辑低电平的电路行为说明，以及图10的时序，为此本领域技 术人员可以推导得知，因此不再累述。
在本实施例中，第一电流源211与第四电流源214的电流相同，第三电流 源213与第二电流源212的电流相同。且第二电流源212的电流大于第一电流 源211的电流。
第一时钟脉冲信号CLOCKI的占空比可通过充电路径与放电路径的运作 改变为大于50%或小于50%。譬如说，第二虚拟随机码PNCODE2为逻辑低 电平时，第一时钟脉冲信号CLOCKI的占空比会大于50%;第二虚拟随机码 PN CODE2为逻辑高电平时，第一时钟脉冲信号CLOCKI的占空比会小于50 %。但是，如同先前所述的，第二虚拟随机码PN CODE2的逻辑电平会决定 虚拟随机时钟脉冲信号PN CLOCK跟第一时钟脉冲信号CLOCKI是同相或是 反相。第二虚拟随机码PN CODE2为逻辑低电平时，虚拟随机时钟脉冲信号 PN CLOCK跟第一时钟脉冲信号CLOCKI是同相，所以虚拟随机时钟脉冲信 号PN CLOCK的占空比会大于50%;第二虚拟随机码PNCODE2为逻辑高电 平时，虚拟随机时钟脉冲信号PN CLOCK跟第一时钟脉冲信号CLOCKI是反 相，所以虚拟随机时钟脉冲信号PN CLOCK的占空比还是会大于50%。因此， 虚拟随机时钟脉冲信号PN CLOCK的占空比将持续地维持在大于50% 。
在此实施例中，电容215的电容值可选用15Pf。第一电流源与第四电流源 的电流值为1.4 pA，第二电流源与第三电流源的电流值为4.2pA。 在此实施例中，时钟脉冲信号的占空比为75%。根据CV4T，其中C为 电容值，V为电压，I为电流源的电流，T为时间变量。 T=15pfxlV/4.2pA+15pfxlV/1.4 pA=14.285|Lis。频率大约为70 KHz，所得到的 占空比为75%。
参考图11，其为本发明虚拟随机时钟脉冲发生器的另一实施例，可用来 减少第一时钟脉冲信号CLOCKI与虚拟随机时钟脉冲信号PN CLOCK交互作 用而产生的奇次谐波失真。图11主要的电路结构与组成均与图5类似，区别 在于在11图中，第二虚拟随机码PNCODE2经过一延迟器206的延迟之后， 才进入时钟脉冲发生器210。图11中的延迟器206是以一个D型触发器来举 例实施，其时钟脉冲输入接收虚拟随机时钟脉冲信号PN CLOCK,其信号输 入接收第二虚拟随机码PN CODE2。延迟器206并不局限一定要是触发器来实 现。依此设计，可用来减少第一时钟脉冲信号CLOCKI与虚拟随机时钟脉冲 信号PN CLOCK交互作用而产生的奇次谐波失真。
图12为图8中所示的时钟脉冲发生器210的另一电路图。跟图9比较后 可知，图12多了第五电流源218及第五开关SW218，而且图12的控制器217 多产生一个控制信号S218，来控制第五开关SW218。图12可解决图9中隐藏 的扩展频谱范围较无法控制的可能缺点。
参照图10的波形，当第二虚拟随机码PNCODE2由逻辑低电平转为逻辑 高电平时，虚拟随机时钟脉冲信号PN CLOCK上升沿(rising edge)对上升沿的 周期为T1+2T2， T1+2T2的时间长度为第一时钟脉冲信号CLOCKI的周期Ts 的1.25倍；当第二虚拟随机码PN CODE2由逻辑高电平转为逻辑低电平时， 虚拟随机时钟脉冲信号PN CLOCK上升沿对上升沿的周期为2T1+T2， 2T1+T2 的时间长度为第一时钟脉冲信号CLOCKI的周期Ts的1.75倍。因此当第二虚 拟随机码PN CODE2的逻辑电平转换时，虚拟随机时钟脉冲信号PN CLOCK 将增添二个比较低的新频率，造成扩展频谱范围较无法控制。
由图13可得知，两个比较低的新频率都发生在第二虚拟随机码PN CODE2的逻辑电平转换时。所以，图12的设计概念便在于检测到第二虚拟随 机码PN CODE2的逻辑电平转换时，刻意地縮短第一时钟脉冲信号CLOCKI 的下一个转换时间，借此縮短两个新频率的周期，甚至可以使两个新频率的周 期彼此一样，成为一单一新频率。
换言之，当第二虚拟随机码PNCODE2的逻辑电平未处于转换时，图12 中所示的时钟脉冲发生器210的操作原理则完全相同于图9中时钟脉冲发生器 210的操作原理，其操作原理已经详述于前，在此不再累述。而当第二虚拟随 机码PNCODE2的逻辑电平转换时，图12中所示的时钟脉冲发生器210的操 作原理会不同于图9中时钟脉冲发生器210的操作原理，其解释如下。
图13为图12与图8中相关信号的波形图。当第二虚拟随机码PNCODE2 由逻辑电平转换，且第一时钟脉冲信号CLOCKI由逻辑低电平转为逻辑高电 平时(以下称为需要调整时)，通过控制器217的控制信号，调高对电容215的 充电电流。 一种可能的实施方式是，在需要调整时，以一个比第三电流源213/ 第一电流源211都大的第五电流源218，取代一般状态使用的第三电流源213/ 第一电流源211，来对电容215进行充电。如同图13所示，第二虚拟随机码 PN CODE2由逻辑电平转换，且第一时钟脉冲信号CLOCKI由逻辑低电平转 为逻辑高电平之后，电容215的电压Vramp的第一段上升斜率比其他任何时 间的电压Vmmp的上升斜率来的大，因为负责充电的是电流比较大的第五电 流源218。因此，之后第一时钟脉冲信号CLOCKI由逻辑高电平转为逻辑低电 平的发生的时间也比较早发生，延迟的时间由原本的T1或T2(如图10所示)， 縮短为T3(如图13所示)。
本实施例的设计使得第五电流源218的电流值大于第三电流源213/第一 电流源211，因此由图13中的波形图可看出此时相对应的虚拟随机时钟脉冲 信号PN CLOCK上升沿对上升沿的周期都为Tl+T2+T3。所以，当第二虚拟 随机码PN CODE2的逻辑电平转换时，本实施例可通过调整第五电流源218 的电流值使得(T1+T2+T3)的值为第一时钟脉冲信号CLOCKI的周期的固定倍 数。相较于图10的波形，本实施例的虚拟随机时钟脉冲信号PN CLOCK仅增 添一个新的频率，且此新频率的周期也短于图10中可见的二频率的各个周期， 所以扩展频谱范围较易控制。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情 况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这 些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种虚拟随机时钟脉冲发生器，其特征在于，包含一时钟脉冲发生器，用以产生一第一时钟脉冲信号；一虚拟随机码发生器，用以接收该第一时钟脉冲信号并产生一第一虚拟随机码；一限制器，用以接收该第一虚拟随机码及该第一时钟脉冲信号，并产生一逻辑电平维持至少两个该第一时钟脉冲信号周期不变的第二虚拟随机码，该第二虚拟随机码并反馈至该虚拟随机码发生器；以及一逻辑门，用以对该第二虚拟随机码与该第一时钟脉冲信号执行一逻辑运算以输出一虚拟随机时钟脉冲信号。
2. 根据权利要求1所述的虚拟随机时钟脉冲发生器，其特征在于，其中 该虚拟随机码发生器包含一移位寄存器，该移位寄存器接收该第一时钟脉冲信号及该第二虚拟随机 码；以及一第一异或逻辑门，接收该移位寄存器的其中二比特输出信号并对该二比 特输出信号执行一异或逻辑运算以输出该第一虚拟随机码。
3. 根据权利要求1所述的虚拟随机时钟脉冲发生器，其特征在于，其中 该限制器包含一分频器，用以接收该第一时钟脉冲信号并据以输出一第二时钟脉冲信 号；以及一触发器，用以接收该第二时钟脉冲信号以及该第一虚拟随机码以产生该 第二虚拟随机码。
4. 根据权利要求3所述的虚拟随机时钟脉冲发生器，其特征在于，其中该分频器为一计数器。
5. 根据权利要求1所述的虚拟随机时钟脉冲发生器，其特征在于，其中 该逻辑门为一异或逻辑门。
6. 根据权利要求1所述的虚拟随机时钟脉冲发生器，其特征在于，其中 该第二虚拟随机码并反馈至该时钟脉冲发生器。
7. 根据权利要求6所述的虚拟随机时钟脉冲发生器，其特征在于，其中 该时钟脉冲发生器包含 一电容；一第一充电路径，用以对该电容充电，该第一充电路径具有一第一电流源 与一第一开关，该第一电流源与该第一开关相互串联；一第一放电路径，用以使该电容放电，该第一放电路径具有一第二电流源与一第二开关，该第二电流源与该第二开关相互串联；一第二充电路径，用以对该电容充电，该第二充电路径具有一第三电流源 与一第三开关，该第三电流源与该第三开关相互串联；一第二放电路径，用以使该电容放电，该第二放电路径具有一第四电流源 与一第四开关，该第四电流源与该第四幵关相互串联；一比较器，用以在该电容放电时，将该电容的电压与一第一参考电压进行 比较，在该电容充电时，将该电容的电压与一第二参考电压进行比较，以输出 该第一时钟脉冲信号；以及一控制器，用以根据该比较器输出的该第一时钟脉冲信号以及该第二虚拟 随机码以控制该第一开关、该第二开关、该第三开关以及该第四开关的导通与 不导通。
8. 根据权利要求7所述的虚拟随机时钟脉冲发生器，其特征在于，其中 当该第二虚拟随机码为逻辑低电平时，该控制器以该第二电流源以及该第一电 流源对该电容充放电，且该第二电流源的电流大于该第一电流源的电流。
9. 根据权利要求7所述的虚拟随机时钟脉冲发生器，其特征在于，其中 当该第二虚拟随机码为逻辑高电平时，该控制器以该第三电流源以及该第四电 流源对该电容充放电，且该第三电流源的电流大于该第四电流源。
10. 根据权利要求7所述的虚拟随机时钟脉冲发生器，其特征在于，其中 该第一电流源与该第四电流源的电流相同，该第三电流源与该第二电流源的电 流相同。
11. 根据权利要求7所述的虚拟随机时钟脉冲发生器，其特征在于，其中 该时钟脉冲发生器更包含一第五电流源与一第五开关，该第五电流源与该第五 开关相互串联，其中该控制器根据该比较器输出的该第一时钟脉冲信号以及该 第二虚拟随机码以控制该第一开关、该第二开关、该第三开关、该第四开关以 及该第五开关的导通与不导通。
12. 根据权利要求6所述的虚拟随机时钟脉冲发生器，其特征在于，更包 含一延迟器，用以接收该第二虚拟随机码，并输出一延迟的第二虚拟随机码至 该时钟脉冲信号发生器。
13. —种虚拟随机时钟脉冲产生方法，包含有； 产生一第一时钟脉冲信号；依据该第一时钟脉冲信号，产生一逻辑电平维持至少两个该第一时钟脉冲信号周期不变的一虚拟随机码；以及对该虚拟随机码与该第一时钟脉冲信号执行一逻辑运算以输出一虚拟随 机时钟脉冲信号。
14. 根据权利要求13所述的虚拟随机时钟脉冲产生方法，其特征在于， 其中该虚拟随机码为一第二虚拟随机码，该虚拟随机时钟脉冲产生方法另包含有下列步骤依据该第一时钟脉冲信号以及该第二虚拟随机码产生一第一虚拟随机码， 该第一虚拟随机码的一逻辑电平不必要维持至少两个该第一时钟脉冲信号周期不变；以及依据该第一虚拟随机码及该第一时钟脉冲信号，产生该第二虚拟随机码。
15. 根据权利要求13所述的虚拟随机时钟脉冲产生方法，其特征在于， 另包含有依据该虚拟随机码，调整该第一时钟脉冲信号的占空比，以使该虚拟随机时钟脉冲信号的占空比持续地大于50%。
16. 根据权利要求15所述的虚拟随机时钟脉冲产生方法，其特征在于， 该虚拟随机码由相串连的一虚拟随机码发生器及一限制器所产生，该虚拟随机 码发生器接收该虚拟随机码，该第一时钟脉冲信号由一时钟脉冲发生器，接收 该虚拟随机码而产生，该虚拟随机时钟脉冲产生方法另包含有延迟该虚拟随机码被该时钟脉冲发生器接收的时间。
17. 根据权利要求15所述的虚拟随机时钟脉冲产生方法，其特征在于， 该虚拟随机码具有一第一逻辑电平以及一第二逻辑电平，该虚拟随机时钟脉冲产生方法另包含有当该虚拟随机码于该第一逻辑电平时，以一第一电流源以及一第二电流源，对一电容分别进行充放电；以及当该虚拟随机码于该第二逻辑电平时，以一第三电流源以及一第四电流源，对该电容分别进行充放电；其中，该第一电流源的电流大致等于该第四电流源的电流，该第二电 流源的电流大致等于该第三电流源的电流。
18.根据权利要求17所述的虚拟随机时钟脉冲产生方法，其特征在于， 另包含有当该虚拟随机码由该第一逻辑电平转换到该第二逻辑电平，或是由该第二 逻辑电平转换到该第一逻辑电平时，以一大于该第三电流源与该第一电流源的 电流，对该电容充电。
全文摘要
本发明提供一种虚拟随机时钟脉冲发生器，其包含一时钟脉冲发生器、一虚拟随机码发生器、一限制器以及一逻辑门。时钟脉冲发生器产生一时钟脉冲信号。虚拟随机时钟脉冲发生器接收时钟脉冲发生器所产生的时钟脉冲信号并据以输出一虚拟随机码。限制器用以将虚拟随机码的电压电平维持至少两个时钟脉冲信号周期不变。逻辑门用以对限制器所输出的虚拟随机码与时钟脉冲发生器产生的时钟脉冲信号执行一逻辑运算以产生一虚拟随机时钟脉冲信号。
文档编号G06F7/58GK101344839SQ200810084040
公开日2009年1月14日 申请日期2008年3月18日 优先权日2007年7月13日
发明者沈逸伦, 魏大钧 申请人:通嘉科技股份有限公司