专利名称：：超大尺寸集成电路的准确寄生电容取得的制作方法
技术领域：
：本发明涉及一种集成电路，更特别地是关于半导体装置中取得寄生电容。
背景技术：
：集成电路(ICs)变化错综复杂，举例来说从仅包含少许基本电子构件(例如晶体管与二极管)的^f莫拟电路，到包含数以亿计晶体管的复杂凄t字系统。虽然不同的i殳计方法及电子"i殳计自动化(EDA)工具用以设计不同复杂程度的ICs，但是基本的IC设计程序并未改变。亦即，集成电鴻4殳计工程师通过转换电鴻^见范为产生基本电子构件的物理构件的几何描述以设计IC。一^:来说，几何描述为不同尺寸的多边形，表示位于不同制程层的传导特征。详细的物理构4牛的几4可描述一4殳称为集成电3各布局(integratedcircuitlayouts)。于初始集成电路布局产生后，为了^r证IC是否符合设计-现范以及达到预期的效能，集成电^各布局通常通过一组步骤测试与最佳化。图1所示i兌明一^:后i殳计测试与最佳化步骤的流程图。于IC设计程序完成后(步骤2所示)，遂开始一初始的IC布局(步骤4所示)。此布局首先检验及接着验证设计规则以匹配期望的设计概念。此步骤(步骤6所示)通称为设计规则检查(DRC)及布局与电i各比只于(LVS)。为了"取得(extract)"布局的电性特征，接着执行RC取得步骤(步骤8所示)。由IC布局取得的一般电性特征包含电子装置内及与前述装置电连接的不同互联机(一般也称为"网状物")上的电容及电阻。由于这些电容与电阻值并非由"i殳计者i殳定，而是关于装置结构的装置物理性质及用于制造IC的材料，故此现行步骤也称为"寄生耳又得(parasiticextraction)"。随后模拟(仿真)设计的IC(步骤10所示)，以确保此设计符合IC中寄生电容与电阻的规范。假若寄生电容与电阻未达到预期的功效，则集成电i各布局通常通过一个或多个"i殳计最佳化循环改变。假如模拟结果符合设计规范，则完成此设计程序(步骤12所示)。已知寄生电容与电阻在IC设计中会导致许多不良的影响，例如网状物上不希望的长ifl号延迟。因此，需准确i也预测i殳计IC性能上寄生电容与电阻的影响，如此"^殳计工:f呈师才可通过适当的"i殳计最佳化步骤弥补这些不良影响。还可了解当装置特征尺寸缩小到超深次微米(小于0.25微米)时，互连延迟(interconnectdelays)开始主导IC的总延迟。再者，当比较相邻网状物间的耦合电容时，因为利用先进技术减小ICs的接触-至-栅极(contact-to-gate)电极距离及增加ICs装置密度，因此4妻触/介层(contact/via)电容可i兌明总互连延迟的增加部分。现存取得方法在接触/介层寄生电容取得系有问题的。现今，取得成果主要着重在相邻网状物间的耦合电容上。于4妄触及介层上的寄生效果则甚少准确。于接触及介层电容上取得准确性的缺乏，可能会导致模拟结果与实际电路性能间的明显差异。例如，现存全芯片取得系统通常为"多边形基础"。在取得设计布局中，电路布局首先区分为小部分，其中每个小部分包含识别的原始多边形图案(primitivepolygonpattern)(通常也称为原始物(primitive))。取得系统随后通过读取储存于这类原始多边形图案的单位寄生值的技术档案(如步骤9所示)的预制的寄生电容/电阻查询表而取得寄生值(例如，电阻、电容)。全芯片寄生值通常通过原始多边形图案上的算术运算而求得。实际的接触/介层形状及尺寸变化通常被取得系统忽略。图2A显示出现于IC内的金氧半导体场效晶体管(MOSFET)的立体图，其中接触"C"为圆柱状且大小由第一互连层"Ml"变化至源极/漏极区"S"与"D"。在上述现存的寄生取得系统中，未考虑实际接触形状及尺寸变化。反而，通常由理想的、矩形接触原始物(contactprimitive)求得的单位电容值，通常用于计算晶体管中接触-至-栅极电极寄生电容。因此，模拟结果可能高出极限的10%而过度悲观。图2B显示IC内一部分立体图，其中介层为圓柱状且尺寸变化形成于第一互连层"M1"与第二互连层"M2"间。同样地，在现存全芯片取得系统的RC取得步骤8期间，于介层及介层-至-金属层间的寄生电容系为大约估计，并未考虑实际介层形状、介层密度及介层尺寸。
发明内容通过本发明提供改善准确性的全芯片寄生取得方法的优选实施例，这些及其它问题一般皆可解决或规避，且一般可达成技术上的4尤点。根据本发明的一优选实施例，一种电子地产生一技术档案以取得集成电路布局中寄生电容的方法，该方法包含以下步骤提供具有实质相似尺寸且不同接触/介层结构的多个接触/介层电容测试结构；量测于多个4妄触/介层电容测试结构上的寄生4妄触/介层电容；创造一有效接触/介层宽度表，其中此表的每一要素相对应一多边形接触/介层，且具有一计算的寄生电容系匹配多个4妾触/介层电容测试结构其中之一的寄生电容；以及产生对应有效接触/介层宽度表的一电容表。才艮据本发明另一优选实施例，一种耳又得集成电^各布局中一或多个才妾触/介层的一寄生电容的方法，该方法包含以下步艰《将一纟支术档案读进一取得系统；以及将一电路布局读进此取得系统；其中技术档案包含一电容表；其中电容表中的4妄触/介层电容由一有效接触/介层面积表导出；以及其中校准有效接触/介层面积表的各要素，以具有一寄生电容值系匹配集成电^各中一实际4妄触/介层结构的寄生电容值。才艮据本发明再另一优选实施例，一种于集成电^各布局实施测试与才莫拟的方法，该方法包含以下步骤创造一纟支术档案；处理一集成电3各布局的几何系统；以及通过来自集成电^各布局内的一图案，来图案匹配技术档案中的一接触/介层结构，以取得寄生电容；其中技术档案包含一电容表；其中电容表中的接触/介层电容由一有效接触/介层面积表导出；以及其中校准有效接触/介层面积表的各要素，以具有一寄生电容值系匹配集成电^各中一实际4妾触/介层结构的寄生电容值。本发明优选实施例的一优点为结合实际接触/介层形状及尺寸变化的寄生电容实质改善取得准确性。本发明可达成此优点，而不需彻底检查现存"多边形基础"的全芯片取得工具。本发明优选实施例的另一优点为优选实施例内的"有效接触宽度"与"有效介层宽度"表的准确性一旦验证通过硅供货商的质量保证(QA)标准，由其上求得的技术档案可于任一个设计团队执行。IC设计人员不需改变已建立的取得流程。为更彻底了解本发明及其优点，本发明的实施方式连同其附随的示意图将于下面描述，其示意图为图1为已知后i殳计测试与最佳化流程的流程图2A显示MOSFET晶体管的立体图2B显示IC内介层的立体图3为在优选实施例中产生技术档案的流程图4显示具有相同装置尺寸及不同4妄触结构的二个MOSFET晶体管。图5A说明在优选实施例中索引的C^p。表的一范例；图5B说明在优选实施例中索引的Cv表的一范例；图6说明获取实际接触结构的一"有效"接触面积布局图；图7A显示在优选实施例中"有效接触宽度"表的一范例；图7B显示在优选实施例中"有效介层宽度"表的一范例；图8i兌明在优选实施例中后"i殳计测试与最佳化流程的流程以及图9显示优选实施例中取得系统的方块图。具体实施例方式现行优选实施例的制造及使用详细i仑述于下。然而，应该明白本发明提供许多可实施于各种特定背景的应用发明概念。所述的特的范畴。本发明将描述于特定背景的优选实施例，即一种考虑实际接触/介层形状及尺寸变化的寄生电容取得方法。各种实施例的一般特征利用已编索引的个别"有效接触宽度，，表及'有效介层宽度"表取代用于"取得(extract)"全芯片寄生电容的理想的、方形*接触/介层结构。这类表格的每一要素代表用于现存"多边形基础"的寄生取得工具的一个理想、方形接触/介层结构，且每一要素的面积已被校准，故其对应的寄生电容会相等于出现在IC内实际接触/介层结构的寄生电容。经由上述"映像(mapping)"运作，现存"多边形基础"取得EDA工具可立即地用于"实际的(real-world)"结构接触/介层上准确地取得寄生电容。再者，一旦创造校准的"有效接触宽度"或"有效介层宽度"表且产生相对应的EDA冲支术档案，对使用相同制程技术的其它设计项目而言，其为"可携的(portable)"。优选实施例的详细内容将于下列描述中呈现。首先参阅图3,说明显示产生全芯片寄生取得EDA工具的一技术档案的范例实施步艰《的流程图。如现有4支术已知，一个寺支术档案通常用于提供制程技术信息至各种取得EDA工具中。此信息可包含装置酉己置(deviceplacement)与互连商己线(interconnectrouting)的设计规则，互连层、导电层厚度及导电层电阻的制程信息。现存的全芯片寄生取得的技术档案也典型地包含一个预制的电容表，其包含由理想的、方形<接触/介层结构求得的4妾触/介层电容值。预制的电容表可用以决定电^各布局内的寄生电阻与电容^直。相较下，依据本发明实施例的技术档案包含一预制的电容表，其包含由一"有效接触宽度"及一"有效介层宽度"表导出的接触/介层电容值。这些表被设计为使该表的每个要素具有一个取得工具可辨识的、方形^接触/介层结构，而其相应的寄生电容系已一皮才交准为与出现在IC内实际接触/介层结构的寄生电容相等。流,呈图的第一步-骤(显示如Sl)涉及不同4妄触结构的MOS晶体管上实际*接触-至-4册才及电才及(contact-to-gate-electrode)寄生电容的量测，及不同介层结构的介层测试结构上介层-至-介层、介层-至-金属-层寄生电容的量测。接触-至-栅极电极电容的量测通常通过形成于半导体基—反内的MOSFET测试结构上的平台测试(benchtests)才丸4亍。由于这样估文，多个MOS晶体管优选地形成于具有大体相同的装置尺寸的石圭芯片切割道(scribeline)上。此多个MOS晶体管的差异在于4妄触如何由第一互连层形成至源才及/漏才及区。用于MOSFET测试结构的不同接触结构反映在接触密度与接触-至-栅极电极距离的变化，且为其实际出现在IC内的代表。优选的，此接触密度与接触-至-栅极电极距离分别是最小设计规则接触-至-接触间隔(其表达为最大设计规则接触密度)及接触-至-栅极电极间隔的倍数。再者，此接触具有"实际的"圓柱的与尖细的形状，因此在*接触尺寸上产生变化。图4显示该面向的一范例，其中MOSFET"A"与"B"与图2显示的MOSFET相似具有相同装置尺寸但接触结构不同。接触密度与接触-至-栅极电极距离被标示为"cc"及"gc"。接触结构可以适当倍数简要表示。举例来说，MOSFET"A，，具有表示最小设计规格接触画至4妄触间隔以及^妄触-至-4册才及电4及间隔的IXIX的4妄触结构。反之，MOSFET"B"具有3X3X的接触结构。在量测介层-至-介层、介层-至-金属层寄生电容的情况中，提供多个介层测试结构优选地形成于第一与第二互连金属层间具有不同介层结构的硅晶圆切割道上。不同的介层结构亦通过介层密度变化反映且代表其实际出现在IC内，其具有圓柱形状且在介层尺寸及密度变化。量测到的介层密度通常为最小设计规则介层-介层间隔(表达为最大设计规则介层密度)的倍数。在优选实施例中，通过已知的方法量测寄生4妄触以及介层电容。在一个附加或/及替代的实施例中，通过揭露于利用共同让渡及同申请中的美国专利申请案序号_申请日_(TSM07-0335)，名称为"AccurateCapacitanceMeasurementforUltraLargeScaleIntegratedCircuits"(该申请案系并入于此处供参考)所使用的方法，以改进量测寄生接触及介层电容的准确性。每单位值系由每一个不同的4妄触/介层结构求得。相对于不同接触/介层结构的各值随后#皮制成表，形成一索引接触电容表及一索引介层电容表。图5A显示该面向的一个索引接触电容(显示为Cc。-P。)表的一范例，优选地，此Cc。—p。表包含出现在IC中相对于接触结构的"cc"与"gc"的量测C,p。值。举例来说，当"cc"为设计规则接触-至-接触间隔的1.5倍(L5X)、"gc"为设计规则接触-至-栅极电极间隔的两倍(2X)时，表中的d.5，2为每单位接触-至-栅极电极寄生电容。于实施上，表中的Cc。—p。值，例如Cl5,2,优选地系通过量测具有相同的接触结构的多个MOSFET测试结构获得，如此产生改善统计的准确性。举例来i兌，在一优选的实施例中，产生一个100x100的MOS晶体管阵列，而于10000个MOS晶体管上量测到总4妾触-至-栅极电容。随后求得每单位的接触-至-栅极电容。图5B显示以相同的方式获得的索引介层电容(显示为Cv)表的一范例。此表包含出现在IC中的介层结构量测的Cv值。Cv值通常包含介层-至-介层及介层-至-金属层寄生电容。编辑这些介层结构的索引与其相对的介层密度(其通常测得为最小设计规则介层-至-介层间隔的倍数)有关。期望用于上述平台测试的接触/介层结构为多样化，以使得在一个实际IC中的不同接触/介层结构将被测试且可于步骤S1获得相对的Ce。-P。、Cv值。所以，4妻触/介层结构不应局限于显示在图5A及5B的范例中。回头参阅图3，产生全芯片取得的技术档案的流程图第二步骤(显示为S2),包含于制程技术产生中创造"有效接触宽度"及"有效介层宽度"表。这包含首先"映射(mapping)"由步骤S1的硅量测获得的每个Ce。-P。、Cv值至具有理想的方形接触/介层的相似一妻触/介层结构，其可被现存"多边形基础"的全芯片取得工具(例如新思利技有限7>司(SYNOPSYSInc.)的STAR-RCXT)"辨识"。在优选的实施例中，此"映射"的实施通过利用已知的3维(3D)场解算器(fieldsolver),例如新思科技有限^^司的RAPHAEL。场解算器为解决马克士威方程式(Maxwell's叫uations)的专门软件程序。场解算器可计算电路布局中各种不同周遭情况的可能原始的电容值，包含接触-至-栅极电极、介层-至-介层、及介层-至-金属层寄生电容。在映l象具有量测的Ce。-P。的真实4妄触结构至具有理想的方形4妄触的接触结构时，首先准备一个制程特性档案(也称为新思科技有限公司的RAPHAEL⑧的输入档案)，指出制程与技术相关的信息，例如导电层的最小间隔及最小宽度、导电及介电层的厚度及物理特性。在优选的实施例中，此制程特性档案亦包含在"cc"量测的接触密度、在"gc"量测的接触-至-栅极电极距离，以及具有理想的方形结构的接触面积的试验值。此制程特性档案随后被读入已知的场解算器中。此外，接触密度"CC"、接触-至-栅极电极距离"gC"、及接触面积的试验值通过一个别的步骤可读入场解算器中。利用该信息，场解算器将辨识各种不同周遭情况的大量原始物，且计算所有原始物的电容。电容解答为每单位、接触-至-栅极电极寄生电容值。该计算步骤随着接触面积的各种试验值重复着，直到计算的接触-至-栅极电极寄生电容与如图5A所示的索引Cc。—p。表中的相对量测的Ce。-p。匹配为止。it匕情况下的^妻触面积随后^皮定义为一实际^妾触结构的"有效(effective)，y妄触面积。优选地，该步骤系为自动使用软件例程(routine)。步骤S2后，一实际接触结构系"映像"成具有与寄生接触-至-栅极电极电容匹配的一理想的方形接触结构。图6说明以布局观点来看由显示在图4中的MOSFET"A"及"B"获得的"有效"接触面积的一范例。如上所述及有关图4的范例所示，MOSFET"A"具有IX*1X的4妻触结构及d，！的量测C。。-p。值。MOSFET"B，，具有3X3X的4妄触结构及C3,3的量测Q。-p。值。通过上述步骤S2,MOSFET"A"与"B"系个别地"映射"至MOSFET"A，"与"B，"。MOSFET"A，"与"B，"具有理想的方形4妾触结构，因此可4皮现存的"多边形基础"的EDA取得工具辨识。此时，MOSFET"A，"与"B，，，具有个别匹配于MOSFET"A，，与"B，，寄生接触-至-栅极电极电容的寄生接触-至-栅极电极电容。在图6，MOSFET"A"与"B"的"有效"接触面积以其个别的接触宽度"XU"与"X3,3"表示。类似的操作实行于"映像"一实际介层结构至具有匹配寄生介层电容的理想的方形介层结构。以此方式获得的理想的方形介层面积通常称为实际介层结构的"有效"介层面积。"有效"介层面积通常以其介层宽度"d"来表示。继续参阅图3步骤S2，决定如上述实际冲妄触/介层结构的"有效"接触/介层面积的制程重复于步骤S1所提供的各MOSFET及介层测试结构。也许可使用各种已知的场解算器去计算"有效"接触/介层面积，例如新思利-冲支有限/>司的RAPHAEL⑧。场解算器可利用不同的方法，例如有限差分法(finitedifferencemethod)、有卩艮元素法(finiteelementmethod)、边界元素法(boundaryelementmethod)或蒙地卡罗(MonteCarlo)。不论场解算器是否〗吏用，准确性程度与计算强度皆为需考虑的因子。一般来说，具有3-D准确性及由一段合理时间内获得的结果为优选的。由于步骤S2,可获得一"有效接触宽度"及"有效介层宽度"表，其中相对于一理想的方形接触/介层结构的每一要素具有与出现在IC中的一实际4妾触/介层结构匹配的寄生电容。图7A显示该面向"有效接触宽度"表的一范例。编辑该表格的索引系与实际接触结构的"cc"中量测的接触密度及"gc"中量测的接触-至-栅极电极距离有关。优选地，"cc"与"gc"个别地表示为最小设计规则接触-至-接触间隔及接触-至栅极电极间隔的倍数。"有效介层宽度，，表系以相同的方式获得。图7B中显示一范例。然而注意，当比4交介层结构出现在IC内下互连层间及在上互连层间时，其变化甚为显著。举例来i兌，IC中下互连层间的介层系專交其形成于上互连层间更小且更密集。所以，于优选的实施例中，个别的"有效介层宽度"表优选地由各两不同互连层间的介层制成。在一附加及/或替代的实施例中，使用单一有效介层宽度于两互连层间的介层，以取代"有效介层宽度"表。这可导致取得系统中计算强度减小，而达到较快的取得。参照图3,流程图第3步骤(显示为S3)包含创造与制程技术产生相符的一具体EDA技术档案。在此面向中，由S2获得的"有效接触宽度"及"有效介层宽度"表随后与例如用于S2的制程特性档案读入场解算器。在一优选实施例中，用于S3的场解算器为一种嵌入新思科寺支有限/>司的STAR-RCXT,然而匹配准确性的其它场解算器并不排除。具体的EDA技术档案接着通过场解算器运转而产生，且在具体EDA技术档案中的创造的电容表包含自"有效接触宽度"及"有效介层宽度"表导出的接触/介层电容值。除了接触/介层寄生电容的原始物电容外，所创造的电容表亦包含原始物电容。通常，以此方式产生的具体EDA技术档案为可替换地称为寄生凄t据库"(ParasiticDatabase)"。该具体的EDA^支术档案可4艮快地提供至利用相同处理技术的各种设计案，且用于包含全芯片取得工具的各种EDA工具。图8说明在一优选的实施例中，后i殳计测试及最佳化步骤的流程图。IC设计12完成且创造初始IC布局14。可选择地，步骤16随后实施DRC/LVS检验。全芯片寄生取得开始于一"多边形基础"的取得系统18内。包含自具体的"有效接触宽度"及"有效介层宽度"表导出的接触/介层电容表的具体EDA技术档案19,于执行取得前系读入耳又得系统18内。具体的EDA冲支术档案19通过有关图3描述的步驶《而预先产生。图9显示取得系统18的优选实施例的方块图。操作时，全芯片取得系统18首先读取有关图3S3获取的"寄生数据库"19。取得系统18亦接收IC布局14且通过几何处理程序20分析布局14的传导的多边形。才艮据几何处理程序20的结果而实施图案匹配才喿作27。假如布局14中一接触/介层结构与储存在"寄生数据库"19内的一个完全相同，接触/介层电容可直接由"寄生数据库"19内的预制的电容表撷取。假使预制的"电容数据库"19并未包含布局14的确切匹配项目(entry),4妄触/介层电容取得则通过"内插(interpolation)"及/或"外插(extrapolation)"于储存在"寄生数据库"19内的原始物而实行。布局14内其它传导特征上的寄生电容/电阻系通过已知方法(例如公式法、预算电容表、及其相似方法)于取得系统内取得。全芯片寄生取得结果30系表示为一个已知形式，例如批注于i殳计电^各每一节点上的RC值的网络清单(netlist)。显示于图8的后布局模拟工具40随后读取全芯片寄生取得结果30。回至图8，执行一模拟步骤40。若寄生取得值30造成非期望的性能，则通过一个或多个i殳计最佳化循环改变电^各布局14。若仿真结果符合设计规格，则设计程序于步骤50结束。注意，为了获:f又准确的后布局^K拟结果，前端MOSFET制程参数模型(SPICEmodel)中的接触-至-4册极电4及电容不应用于后布局才莫拟。前端MOSFET制程参凄史才莫型系于电^各布局产生前因预布局模拟而开发。其内定义的接触-至-栅极电极电容的取得通过具有最大设计规则"t妻触密度的MOSFET测试结构上的量测。这适用于预布局才莫拟，其中最坏情况的时间延迟估计(worst-casetimedelayestimation)系期望于设计初期发生。然而，在电路布局产生后，带有准确RC舉^得的后布局才莫拟即为一^:所期望。在优选实施例中，为获得准确的后布局才莫拟结果，在具体EDA4支术档案19内的电容表系才是供于才莫拟工具。当如此估文时，前端MOSFET制程参凄M莫型的接触电容通过"关闭(turningoff)"制程参数才莫型档案中的适当开关而〗吏其无步文。优选的后设计测试及最佳化步骤的有利特征包含如下，但不限于此。首先，结合实际接触/介层形状及尺寸变化的寄生电容取得大大地改善准确性。其次，可于4妄触/介层上达到准确寄生耳又得，而不需彻底检查现存的"多边形基础"的取得工具。第三，一旦"有效接触宽度"表及"有效介层宽度"表的准确度通过硅供货商的质量保证(QA)标准的验证，其后产生的技术档案可于任一个设计团队执行。IC设计人员不须改变已建立的取得流程。在本发明的另一实施例中，"有效接触宽度"及"有效介层宽度"表系因不同制程困境(processcorner)(包含最佳制程困境、典型制程困境及最差制程困境)而产生。每一制程困境的制程特性档案用于有关图3的步骤S2中，以于不同制程困境下获得"有效接触宽度"及"有效介层宽度"表。与每一制程困境相符的技术档案可随后通过有关图3的步骤S3产生。尽管已详细描述本发明及其优点，但应可了解各种改变、替代、修改可于此处实施，而不会悖离本发明权利要求定义的精神及范畴。再者，本申请案的范畴并非限制在说明书中描述的制程、机械、制造、物质组成、手段、方法及步骤的特定实施例。当本领域技术人员由本发明所揭露的制程、机械、制造、物质组成、手段、方法、或步骤、现存或之后发展将可快速了解，系可利用依据本发明描述于此处之相应实施例而完成实质相同功能或达成实质相同结果。因此，所附加的申请专利范围系用以包含这些制程、机械、制造、物质组成、手#史、方法、或步骤之范畴。主要元件符号"i兌明AMOSFETA，MOSFETBMOSFETB'MOSFETC4妄触C4妻触D漏极(汲极)G栅极(闸极)G4册才及(闸才及)M互连层Ml第一互连层M2第二互连层S源才及人4妄触宽度cc4妄触密度gc4妄触画至4册才及电才及距离Cco-poIC中相只t应于4妄触结构的"cc"与"gc"的量测4直。权利要求1.一种电子地产生一技术档案以取得集成电路布局中寄生电容的方法，所述方法包含以下步骤提供具有实质相似尺寸且不同接触/介层结构的多个接触/介层电容测试结构；量测在所述多个接触/介层电容测试结构上的寄生接触/介层电容；创造一有效接触/介层宽度表，其中所述表的每一要素相对应一多边形接触/介层，且具有一计算的寄生电容，其匹配所述多个接触/介层电容测试结构其中之一的寄生电容；以及产生对应所述有效接触/介层宽度表的一电容表。2.根据权利要求1所述的方法，其中所述接触/介层电容测试结构具有实质相似尺寸及不同接触结构的金氧半导体(MOS)晶'曰i体管3.根据权利要求1所述的方法，其中所述接触/介层结构包含具有圆柱状且尺寸变化的接触/介层。4.根据权利要求2所述的方法，其中所述接触结构具有接触-至-接触与接触-至-栅极电极距离，其分别是最小设计规则距离的倍数。5.根据权利要求1所述的方法，其中所述有效接触/介层宽度表的每一要素对应于具有方形^妻触/介层的一^妾触/介层结构。6.4艮据权利要求1所述的方法，其中创造所述有效接触/介层宽度表的步骤包含提供接触/介层寄生电容的一量测值；准备一制程特性档案，所述制程特性档案包含一接触/介层面积的一试验值；利用一场解算器及所述制程特性档案，计算接触/介层寄生电容4直；以及比较计算的接触/介层寄生电容值及量测的接触/介层寄生电容〗直，以决定一有效4妾触宽度。7.根据权利要求6所述的方法，其中所述场解算器具有一3D准确性。8.根据权利要求1所述的方法，其中产生对应所述有效接触/介层宽度表的电容表的步骤包含输入所述有效接触/介层宽度表至一场解算器；以及输入一制程特性档案于所述场解算器，指明制程与技术参数。9.一种取得集成电^各布局中一或多个接触/介层的一寄生电容的方法，所述方法包含以下步-骤将一技术档案读进一取得系统；以及将一电路布局读进所述取得系统；其中所述技术档案包含一电容表；其中所述电容表中的所述4妻触/介层电容由一有效*接触/介层面积表导出；以及其中校准所述有效接触/介层面积表的各要素，以具有一寄生电容值系匹配集成电^各中一实际4妾触/介层结构的寄生电容值。10.根据权利要求9所述的方法，其中所述有效接触/介层面积表的各要素对应具有多边形4妄触/介层的一接触/介层结构。全文摘要本发明涉及一种取得集成电路内寄生接触/介层电容的系统及方法。使用本系统的寄生取得考虑实际接触/介层形状及尺寸变化，可导致接触/介层寄生电容取得的准确性改善。各种实施例的相同特征为包含产生一技术档案之步骤，其中电容表中的接触/介层电容由一有效接触/介层宽度表导出。校准此有效接触/介层宽度表的每一要素，以具有与IC中一实际接触/介层结构的寄生电容匹配的一寄生电容。文档编号G06F17/50GK101369290SQ20081012624公开日2009年2月18日申请日期2008年6月26日优先权日2007年6月29日发明者何嘉铭,张广兴,苏哿颖,陈建文申请人:台湾积体电路制造股份有限公司